HyperTransport 2.0 Spezifikation bekanntgegeben

In einer <a href="http://www.hypertransport.org/pr_020904.htm" target="x">Pressemitteilung</a> hat das HyperTransport Consortium heute Details zum HyperTransportstandard 2.0 veröffentlicht.<ul><i>"HyperTransport™ Consortium Announces High-speed Release 2.0 Specification, Delivering 22.4 Gigabyte/second of Aggregate Bandwidth and Mapping to PCI Express

SUNNYVALE, Calif., February 9, 2004 - HyperTransport™ Technology Consortium today announced a major new release of the HyperTransport Technology I/O Link Specification. The HyperTransport Release 2.0 Specification introduces three more powerful bus speeds and mapping to PCI Express, an emerging I/O interconnect architecture. HyperTransport's speed capability extends from the 1.6 Giga Transfers/second (GT/s) of Release 1.1 Specification to 2.0, 2.4, and 2.8 GT/s using dual-data rate clocks at 1.0, 1.2, and 1.4 Gigahertz, delivering a maximum aggregate bandwidth of 22.4 Gigabytes/second. The electrical protocols supporting the new clock rates are backward compatible with all previous versions of the HyperTransport electrical specifications."</i></ul>Informationen zu dieser Technologie findet ihr auch in unsererm Artikel <a href="http://www.planet3dnow.de/artikel/diverses/ht/index.shtml">Der Hypertransportlink: AMD’s Unabhängigkeitserklärung</a>
Thx@Rkinet

Naja, verdoppelte Geschwindigkeit durch mehr Takt schön und gut, aber nen richtiger Quantensprung scheint es ja nicht zu sein, oder?

technologisch nicht, aber geschwindigkeitsmäßig sicherlich

Original geschrieben von OBrian
Naja, verdoppelte Geschwindigkeit durch mehr Takt schön und gut, aber nen richtiger Quantensprung scheint es ja nicht zu sein, oder?

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Also, doppelt ist da nichts.

Normgerecht liefert HT-Link V1.1 pro Pin bei max. 0,8 GHz Takt 1,6 GBit/s.
Beim So. 754 mit 2*16 Bit-HT-Link eben 2*3,2GByte/s.

Mit 1,0 GHz ist Gleichstand mit Intels PCI-Express, max. dann 40% mehr.


Meiner Meinung nach haben sowohl die So.939 CPU's (müßten heute schon in den ersten Produktionsstufen sein) und auch das Stepping 'CG' die HT-Link 2.0 Möglichkeiten bis 1.0 GHz.

Fehlt nur noch der Link aufs specification paper (für alle Erbesenzähler ) hier :

http://www.hypertransport.org/docs/HTC20031217-0036-0002.pdf (ist aber noch nicht endgültig)

Anscheinend haben sie nach der Inquirermeldung den Termin nach vorne gezogen
Apropos Erbsenzähler:
[Erbsenzählmodus]
>Beim So. 754 mit 2*16 Bit-HT-Link eben 2*3,2GByte/s.
Also Link hat er nur einen Aber das is jetzt echt kleinlich
[/Erbsenzählmodus]

ciao

Alex

Ja ja ...

Ok, falsch ausgedrückt.

Je Datenrichtung einmal 16 Bit.

Ein HT-Link kann wohl 8,16 o. 32 Bit umfassen.
Die max. Werte sind bei 32 Bit und bei gleichzeitigem senden und empfangen von Daten.

Aber auch PCI-Express arbeitet 'doppelt', wird man sich eh dran gewöhnen.

Achso, Danke für das HT-Link pdf.

Auf Seite 6 / unten:
- Änderungen wg. 2, 2,4 2,8 GT/s
- Anpassungen für PCI-Express (schon im September 2003 fertig)

Original geschrieben von Bokill
Ja ja ...

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Haha .. das Thema ist kompliziert, gell bokill

Hab das pdf jetzt mal überflogen, das Interessanteste:

To support the higher data transfer rates of 2.4GT/s and 2.8GT/s a simple transmit equalization scheme is defined that uses a 1 bit history to de-emphasize the differential amplitude generated by the transmitter when transmitting a continuous run of 1's or 0's

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Taktfrequenzen konnte ich beim ersten schnellen Durchschauen übrigens keine finden, nur den Hinweis, dass über 1,4 GHz (früher 800 MHz)noch nichts spezifiziert ist.. Aber naja das steht ja was dafür in der Pressemitteilung, also werden die 1,4 GHz wohl auch im entgültigen Dokument fest bleiben. Bleibt die Frage, wieso de-emphasize, wenn die Geschwindigkeit doch eh mit der zusätzlichen Taktfrequenz zu erreichen ist ?? Irgendwas kapier ich das jetzt nicht, und fürs Suchen bin ich jetzt zu müde.

Achja eins noch, die Opterons können anscheinend schon länger HTr@ 1 GHz, was ich ja schon mal vermutet habe, im 2cpu Forum hab ich gestern einen Performance Tipp gesehen, dass man doch die HT Speed auf 1 GHz stellen soll (für die Inter-Opteron Kommunikation). Die einzige Neuerung an S939 wird damit sein, dass es jetzt dann auch die Chipsätze können, de-amphasize wird wohl noch nicht implementiert sein. Aber vielleicht können die Opterons ja dann in Dualboards auch wieder etwas mehr .. *g*
Aber zugegeben, ein richtiger Beweis ist der Forumsbeitrag natürlich auch nicht, und mit dem VIA HTr Frequenztool wird man das auch nicht messen können Aber egal, alles schön schnell genug

@rkinet:
Link = Up & Down, der Athlon64 hat *einen* 16bit link, der aus einem 16 bit up und 16 bit down Kanal besteht Also eigentlich insgesamt 32 bit *g* das ist das Gemeine bei dem Thema Prinzipiell sinds beim Athlon64 zwar 2x8bit links aber egal

ciao

Alex

Mal ne kleine frage am rande...

Also beim A64/Fx ist der mem controller ja nur für den Speicher zuständig und der HTlink bzw. dielösungen von VIA und so für PCI und AGP, bei PCi Express müssten die daten dann nicht auch übern HT link bei AMD laufen wenn nicht VIA diesen v-link z.b. einsezt und da die beiden jezz die gleiche bandbreite haben, müsste es ja dann auch sozusagen keine begrenzung mehr geben, nicht wie früher wenn man dann mal doch 5 pci karten + graka und speicher hatte wo dann der FSB?? der flaschenhals war oda?

Wie sieht das denn dann bei Intel aus? mit FSB800 bzw. 1000 was weiss ich FSB is da dann nicht trotz der hohen PCi Express bandbreite ne begrezung durch den FSB??

Also wäre dann nicht ein vorteil bei den AMD sys die komplett auf den HTlink setzen oda täusch ich mich da?

Wie sieht das denn dann bei Intel aus? mit FSB800 bzw. 1000 was weiss ich FSB is da dann nicht trotz der hohen PCi Express bandbreite ne begrezung durch den FSB??

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Und hiermit hat der Kandidat so viel Waschmaschinen gewonnen, wie er nur tragen kann...

Ja ja da hat Intel sich was ganz feines angetan mit ihrem "FSB" (PSB) für den P4

Im Prinzip existieren beim PC zwei Bereiche:
- Speicherzugriffe
- PCI-Zugriffe

Alle Schnittstellen beim PC sind als Einheiten mit PCI-Logik zu betrachten, ebenso AGP bzw. zukünftig PCI-Express.

Der Speicherzugriff hingegen folgt ganz anderen Regeln und muß stark DRAM-lastig ausgelegt werden.

Damit ist der Mischmasch aus Speicherzugriff und I/O über einen gemeinsamen CPU-Bus (=FSB) natürlich fragwürdig.
Historisch aber verständlich und so auch beim XP und P4 (So.478) verwirklicht. Für das Chaos beim So.775 (FSB zzgl. x32) bitte einen Intel-Aufklärer Deines Vertrauens befragen.

AMD hat mit den HT-Links (HTr) jetzt eine komplette Trennung vollzogen. IBM nutzt sogar den HTr für Speicherzugriffe, ebenso demnächst einige Northbrigdes mit integrierter Grafik, um den Hauptspeicher des A64 zu nutzen. Der Speicher über HTr ist dabei einem direkt angekoppelten Speicher ebenbürdig (s. SIS 760).

HTr ist super, aber die Welt ist (noch) Intel mit einem Meer an mehr oder weniger inkompatiblen Chipsätzen.
Und HTr verwischt fast völlig die Leistungsunterschiede zwischen den Chipsätzen, nicht immer Sinne von $ntel.


Fazit: AMD hat mit Memory-Kontroller onCPU und dem HTr zwei extrem leistungsfähige Anschlüsse für die Standartaufgaben.

ja wollte das ja nur nochma wissen damit ich nicht durcheinanderkomm

und das mit dem FSb1000 was weiss ich war der neue gemeint der dann mit LGA kommt wenn der sockel denn LGA heisst