Erste 8-Prozessor Opteron Server vorgestellt

Durch die drei unabhängigen <a href="http://www.planet3dnow.de/artikel/diverses/ht/index.shtml">HyperTransport Links</a> des AMD Opteron, war dieser Prozessor von Anfang an dafür konzipiert, nicht nur als Einzelkämpfer in der Variante 1xx anzutreten, sondern auch in SMP Computern zu zwei (als 2xx), zu viert oder sogar zu acht (beides mithilfe der Modelle 8xx) seine Arbeit zu verrichten. Zusätzlich zu den HyperTransport Links sollte der integrierte Speichercontroller gerade in den großen SMP Systemen für eine gute Performance Skalierung sorgen. Während Dual Systeme und normale Single CPU Rechner schnell Verbreitung fanden, sind Quad Systeme jedoch erst seit ein paar Monaten erhältlich. Von 8-fach Systemen war bislang nichts zu sehen.

Die russische Firma MaxSelect wird dies nun ändern und hat die ersten beiden 8-fach Opteron Server <a href="http://www.maxselect.ru/catalog/compare_models.html?s=126&idcmp=1456&idcmp=1455&submit.x=69&submit.y=13" target="b">Advantage 8485 and 8486</a> vorgestellt. Die 4U Server beinhalten je zwei Hauptplatinen für je vier Prozessoren, die mit HyperTransport Links untereinander verbunden sind. Für die Kommunikation mit der Außenwelt stehen vier GBit Netzwerkanschlüsse zur Verfügung. AMDs 8131 PCI-X tunnel sorgt mit vier 64Bit breiten PCI Slots für genügend Variabilität. Durch die 32 Slots für DDR-RAM können bis zu 64 GB Speicher zur Verfügung gestellt werden. Weitere Details gibt es auf der Seite von <a href="http://www.maxselect.ru/catalog/compare_models.html?s=126&idcmp=1456&idcmp=1455&submit.x=69&submit.y=13" target="b">MaxSelect</a> oder in englischer Sprache bei den <a href="http://www.xbitlabs.com/news/other/display/20040408141535.html" target="b">X-bit labs</a>.

[hier stand ein Änderungsvorschlag für die News]

ein Bild scheint es aber nicht zu geben, oder? Wär ja mal interessant zu sehen, wie das aufgebaut ist. Auf der einen Seite gibts nur eins vom Gehäuse, wo man aber nix erkennen kann

Wenn du auf den Artikel der x-bit labs klickst findest du zwei, die zeigen allerdings nichts Bedeutendes. Auf der Seite von MaxSelect habe ich nicht weiter gesucht (Kommunikationsprobleme )

Ich denke, da muss man sich zwei Quad Platinen vorstellen die in nem 2U Abstand voneinader montiert sind und dann durch kleine Platinen oder Flachbandkabel miteinander verbunden sind. Das dürften 2-4 16 Bit Links sein, mit ca 100 Leitungen pro Link. ... Hmm wohl doch eher eher einfache Platinen. Ich such glaub doch mal ...

Ich bin sehr gespannt auf Benchmarks

Es würde mich interessieren, welche Performance die Schnittstelle zwischen den Boards aufweist.

MfG

Wird das dann bei allen 8x Systemen so sein, dass man 2 Platinen je 4 Prozessoren hernimmt, oder wird es da auch mal 1 Platine mit 8 Prozessoren geben? Hab jetz nämlich keine Ahnung wieviel Platz hier zur Verfügung steht.

Btw, könnte man eigentlich auch 16x Systeme bilden? 1 HTT-Kanal geht ja bildlich gesehen nach rechts und 1 nach links. Theoretisch könnte man das Spielchen so ewig fortsetzen, oder?
Mir ist natürlich schon klar, dass die Bandbreite zwischen den CPUs da ziemlich gering wird, drum mal nur rein technisch gesehen.

Hi,

eben mal flugs mit BabelFish übersetzt :

'It is expected in sale during July 2004'

... dauert also noch mit dem 8fach-Server ...

Gruß, traction

Original geschrieben von Registered
Btw, könnte man eigentlich auch 16x Systeme bilden? 1 HTT-Kanal geht ja bildlich gesehen nach rechts und 1 nach links. Theoretisch könnte man das Spielchen so ewig fortsetzen, oder?
Mir ist natürlich schon klar, dass die Bandbreite zwischen den CPUs da ziemlich gering wird, drum mal nur rein technisch gesehen.

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Dafür würde dann eine Bridge benötigt, der Hammer kann von sich aus nur zu 8x-Systemen zusammengeschraubt werden. Wenn die Schnittstellen intelligent geswichtet werden, geht auch die Bandbreite zwischen den Knoten/CPUs nicht in die Knie. Ganz im Gegenteil, die würde damit sogar noch steigen (siehe Wildfire von Compaq, sprich die GS-Architektur).

Wenn wir eine 4er Block Konfiguration haben und jeder Block über 2 Schnittstellen miteinander verbunden ist, hätten wir rein theoretisch noch 2 freie Schnittstellen pro Block.

Unter inkaufnahme einiger Effizienzprobleme (durchschleifen von Speicherzugriffen etc.) müssten sich doch rein theoretisch auch mehr als 8 CPU's zusammensetzen lassen können ?! Oder kann das Protokoll nicht mehr als 8 CPU's verwalten ?

Was 8x Boards angeht: Ich schätze, sie wären für das anzunehmende Einsatzgebiet zu groß weshalb man auf ein zweites Board auslagert.


MfG

Original geschrieben von Crashman
Wenn wir eine 4er Block Konfiguration haben und jeder Block über 2 Schnittstellen miteinander verbunden ist, hätten wir rein theoretisch noch 2 freie Schnittstellen pro Block.

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Von der Struktur her ließen sich unendlich viele Prozessoren zusammenschalten.

Unter inkaufnahme einiger Effizienzprobleme (durchschleifen von Speicherzugriffen etc.) müssten sich doch rein theoretisch auch mehr als 8 CPU's zusammensetzen lassen können ?! Oder kann das Protokoll nicht mehr als 8 CPU's verwalten ?

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Genau, direkt kann der Hammer nur mit sieben weiteren CPUs kommunizieren. Mehr würde dann auch aus Performancegründen einfach keinen Sinn mehr machen. Des weiteren würde der Verwaltungsaufwand ins unermessliche steigen.

Hab mal ne kleine Frage

Soweit ich weiss werden bei den 4 und 8 Prozessor Systemen alle HT-Links dazu benutzt, um die Prozessoren miteinander zu verknüpfen.
Womit werden denn dann die Chipsätze angeschlossen?
Vieleicht mit Hilfe von Bridge-Chips?
Mir fällt sonst nichts anderes ein.

Wenn alle HT-Links für die Kommunikation mit anderen Prozesorren verwendet werden, bleibt nix mehr für die Peripherie übrig. Ergo werden nicht alle Links jeder CPU für die Verbindung mit anderen Prozessoren genutzt, sondern nur bei einem Teil der eingesetzten CPUs. Normalerweise dürften bei 4 von 8 CPUs alle Links für die Kommunikation mit anderen CPUs genutzt werden, maximal ist 6/8 möglich.

Aber wie war das noch umsomehr CPUs desto hoher die Speicherbandbreite oda nicht? der HT Link ist schon was tolles... Setzt IBm doch auch bei dem G5? ein oda täusche ich mich da?

Nein, da täuscht du dich nicht...

Original geschrieben von Windi
...
Womit werden denn dann die Chipsätze angeschlossen?
Vieleicht mit Hilfe von Bridge-Chips?

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Schau Dir dazu am Besten mal das Schema auf der Seite an:
http://www.xbitlabs.com/news/cpu/display/20040405044711.html

@BlackEagle
Apple setzt HTr. auf den Boards mit den G5 ein. Die G5 selbst haben keinen HTr.
Mehr über die Suchfunktion

ciao

Alex

P.S. Was ich am Bemerkenswertesten finde ist, dass eine russische Firma so einen Server präsentiert, keine amerikanischer Big Tin company ... )

Und die Verbindung der beiden Boards untereinander? Wird das ne Eigenkonstruktion des Boardherstellers sein? Ich denke mal ja, und ich glaub nicht dass das BIOS / OS erkennt das es physikalisch 2 Boards sind sondern es wird IMHO wahrscheinlich denken es ist 1 Platine mit 8 intelligent-vernetzten CPUs.

Was meint ihr?

PS: @meinen Namensvetter Alex: Hab mich auch gewundert, hätte eher gedacht dass unsere verrückten Japaner sowas machen

Original geschrieben von Online-Slider
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und ich glaub nicht dass das BIOS / OS erkennt das es physikalisch 2 Boards sind sondern es wird IMHO wahrscheinlich denken es ist 1 Platine mit 8 intelligent-vernetzten CPUs.
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Ja klar, es ist ja schließlich ein 1x8 System und kein 2x4 Angekündigt war das prinzipiell auch schon, irgendein AMD Offizieller hat mal vor ein paar Monaten sinngemäß ausgesagt, dass man für 8x board "in die 3. Dimension gehen müsse." Aber wie schon gesagt, dass das ausgerechnet eine russische Firma macht ...
Stellt sich die Frage, ob die Anderen einfach keine Lust haben, da so ein System leistungsmäßig zu nahe an Sparc, Itanium bzw. G5 Server liegt, es Ihnen zu schwierig ist, oder ob gar der "böse Bube" Intel irgendwie dahintersteckt
Naja aber da jetzt immerhin ein System draußen ist, wird es hoffentlich demnächst auch ein Zweites geben (Vielleicht ja von einer chinesischen Firma )

ciao

Alex

Original geschrieben von Online-Slider
Und die Verbindung der beiden Boards untereinander? Wird das ne Eigenkonstruktion des Boardherstellers sein? Ich denke mal ja, und ich glaub nicht dass das BIOS / OS erkennt das es physikalisch 2 Boards sind sondern es wird IMHO wahrscheinlich denken es ist 1 Platine mit 8 intelligent-vernetzten CPUs.

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Wie sollte das Bios oder dsa OS erkennen, auf wievielen Hauptplatinen die CPUs stecken, wenn es im Grunde nicht weiß, was eine Hauptplatine ist. Ansonsten ist ja auch die Vernetzung zwischen den Boards die selbe wie auf den Boards selber (beides mit HyperTransport), es existiert also kein Unterschied.
Bei diesem System ist es natürlich äußerst sinnvoll, wenn das OS die NUMA Architektur des Opteron versteht, ergo Prozessen von CPU5 auch Speicherbereich am Controller von CPU5 zuweißt, um die HT Links zu entlasten und die Latenzen zu reduzieren. Ansonsten dürfte die komplette Inter CPU Kommunikation dem OS egaln sein, IMO erledigen das die integrierten Northbridges der Opterons (Im Prinzip wie beim Zusammenstöseln mehrerer Netzwerk Switches).

Original geschrieben von mtb][sledgehammer
Wie sollte das Bios oder dsa OS erkennen, auf wievielen Hauptplatinen die CPUs stecken, wenn es im Grunde nicht weiß, was eine Hauptplatine ist. Ansonsten ist ja auch die Vernetzung zwischen den Boards die selbe wie auf den Boards selber (beides mit HyperTransport), es existiert also kein Unterschied.

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Hey hey, cool down. Das ist ja gerade mein Gedanke 8)