K8, Dual-K8 # K9 ; 3 CPUs ?
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rkinet
Grand Admiral Special
vgl: http://www.planet3dnow.de/vbulletin/showthread.php3?s=&postid=1587683#post1587683
und AMD-Neueinstellungen für den K9
http://www.theinquirer.net/?article=15564
Während gemäß obigen Bild (und vielen Statements im Forum) ja ein Dual-K8 schon im jetzigen K8 praktisch vorgezeichnet ist, stockt AMD derzeit sein Entwicklungsmanschaft kräftig für den K9 auf.
Mal unter Berücksichtigung der jüngsten Dokumente zum Xenon = XBox2 könnte der K9 dann ein Multi-Core Chip (3,4,... ?), aber mit gemeinsamen großen L2 sein.
Und wichtig für den Consumermarkt sein, d.h. min. 3 Cores in 64 Bit im heimischen Desktop.
Drei oder mehr Cores auf einem DIE benötigt dann auf jeden Fall 65 nm oder kleiner an Fertigungstechnik und ist ähnlich wie der vermutete 3-fach PowerPC ein Consumerprodukt.
Natürlich auch in Supercomputern als 'Zahlenfresser' - Server dürften wohl eher die großen L2 bevorzugen.
Der Dual-K8 mit 2* 1 MB L2 läge in 90 nm etwas unter einem K8 in 90 nm
(K8 - 90 nm ca. 98-102 mm2 incl 1* Memory & 3* HTr //
Dual K8 - 90 ca. 180-195 mm2, mit 2* 1 MB, aber auch nur 1* Memory & 3* HTr)
Meiner Meinung nach ist der Dual-K8 in 90nm ein nahes Produkt
und schon bis 2005 im FX (57?) und Opteronen zu finden.
Rund 190 mm2 kosten AMD in der Fertigung nicht die Welt und für hochpreisige Spitzen-CPUs sinnvoll, speziell, wenn in Summe 80-100 W gehalten werden können.
Also drei Linien:
K8,
Dual-K8 (2005, Server als längerfritigen Markt)
K9 (2006/ 65 nm, gemeinsamer L2, 3 oder mehr Cores, Consumerbereich, Supercomputer)
realistisch ?
HenryWince
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> Mal unter Berücksichtigung der jüngsten Dokumente zum Xenon = XBox2
Xenon?? IMHO verwechselst du da was: Wenn du Xeon meist hieße das x86, aber für die XBox-2 hat MS wohl eher etwas von IBM im Auge (=> Modifizierter PPC Core bzw. cores).
> könnte der K9 dann ein Multi-Core Chip (3,4,... ?), aber mit gemeinsamen großen L2 sein.
Prinzipiell könnte er vieles sein, aber warum sollte der L2 shared sein? Nachteil wäre jedenfals dass er Multi-Ported sein müßte (=> mehr Aufwand)....
Xenon?? IMHO verwechselst du da was: Wenn du Xeon meist hieße das x86, aber für die XBox-2 hat MS wohl eher etwas von IBM im Auge (=> Modifizierter PPC Core bzw. cores).
> könnte der K9 dann ein Multi-Core Chip (3,4,... ?), aber mit gemeinsamen großen L2 sein.
Prinzipiell könnte er vieles sein, aber warum sollte der L2 shared sein? Nachteil wäre jedenfals dass er Multi-Ported sein müßte (=> mehr Aufwand)....
Klingt ganz realistisch, wobei ich aus Gefühlsgründen eher auf 2007 Tippe mit dem K9.
Ich denke mit dem K8 könnten noch so manche Nettigkeiten lauern. Die Haltbarkeit des Kerns mit dem HTr-Link könnte so weiter gestrickt werden.
Dank Dresedenboys Beiträgen aber auch den Einwänden von BUGGI1000 (HenryWince) , denke ich dass der K9 eine deutlich aufgebohrte Version des K8 sind. So deutlich, dass wirklich sehr viel mehr Decoder im Kern drin sind als im K8. SMT halte ich allerdings auch für möglich, nicht nur intel hat`s (Hyperthreading) sondern auch IBM im Power5, aber auch andere spielen mit dem Gedanken (Fujitsu`s SPARCs ).
Ferner denke ich, dass die Schritte zu geringeren Strukturbreiten derzeit gewisse Probleme bereitet. Die Bisherigen Planungen basieren auf teure Phase-Shift Maskentechnik. EUV ist gefragter denn je, aber richtige Lösungen sind derzeit immer noch nicht in Sicht.
Gordon Moore hat dazu in einer älteren Ausgabe der Technoologie-Review gesprochen, einen Auszug dazu ist in an anderer Stelle hier im P3D Forum reingepappt worden.
MFG Bokill
Ich denke mit dem K8 könnten noch so manche Nettigkeiten lauern. Die Haltbarkeit des Kerns mit dem HTr-Link könnte so weiter gestrickt werden.
Dank Dresedenboys Beiträgen aber auch den Einwänden von BUGGI1000 (HenryWince) , denke ich dass der K9 eine deutlich aufgebohrte Version des K8 sind. So deutlich, dass wirklich sehr viel mehr Decoder im Kern drin sind als im K8. SMT halte ich allerdings auch für möglich, nicht nur intel hat`s (Hyperthreading) sondern auch IBM im Power5, aber auch andere spielen mit dem Gedanken (Fujitsu`s SPARCs ).
Ferner denke ich, dass die Schritte zu geringeren Strukturbreiten derzeit gewisse Probleme bereitet. Die Bisherigen Planungen basieren auf teure Phase-Shift Maskentechnik. EUV ist gefragter denn je, aber richtige Lösungen sind derzeit immer noch nicht in Sicht.
Gordon Moore hat dazu in einer älteren Ausgabe der Technoologie-Review gesprochen, einen Auszug dazu ist in an anderer Stelle hier im P3D Forum reingepappt worden.
MFG Bokill
rkinet
Grand Admiral Special
Links oben im 'XBox'-Schaltschema.
Könnte auch ein Codename sein, obwohl 'Xenon' als Name eines chemischen Elementes aber frei verwendet werden könnte von Microsoft.
L2-shared:
Im Consumerbereich und bei Spielen werden wohl eher selten die Cores groß unterschiedliche Daten oder Programmbereiche abarbeiten. Für die Opterone hingegen bietet sich das konventionelle Konzept an, das klassische Dual-K8 Design.
@Bokill.
Nun so Anf. bis Mitte 2006 wird die 65nm Fabrikation in DD laufen (bei IBM eher Mitte 05/ Ende 05), sodaß die großen Pizzascheiben auch gefüllt werden müssen.
Ein Dual-K8 mit 2*1 MB L2 ergäbe etwa 100 mm2 in 65 nm, also theoretisch ca. 700 Stück/ Wafer. Etwa die dreifache Kapazität im Vergleich zum TBred auf 200mm Wafer und die Fab30 würde ja zusätzlich noch produzieren. Da muß noch mehr Rechenpower aufs Silicium gebannt werden, die muß voll laufen können.
Eine Dreifach-Core Lösung mit gemeinsamen L2 benötigt genausoviel Fläche, wäre aber im typischen Consumerbereich (Spiele, Multimedia) eben 35-50% schneller.
Noch aufgebohrt um modifizierte K8-Cores, die vielleicht jeweils zwei Tasks bearbeiten könnten, hätten wir 6 quasi-parallele CPU-Einheiten auf vielleicht 125-150 mm2.
Dafür hätte AMD in der Fab36 genügend Waferkapazität.
Wobei dies sich durchaus dann 2006/7 hinziehen könnte.
Obwohl, etwa 2008/9 steht dann ja wohl der 45 nm Umstieg in der Fab36 auf dem Plan ...
Störend könnten nur neue 'Standards' von Intel sein, also SSE3.1, XYZT oder sonst ein technischer Blödsinn. Aber AMD muß sich natürlich hier möglichst doch an Intel-Vorgaben orientieren, was die technische Entwicklung beeinflußen könnte
andr_gin
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Ich denke nicht, dass es jemals eine CPU mit 3 Kernen geben wird. Ich denke man wird von 2 gleich auf 4 springen. 3 ist irgendwie binär gesehen keine schöne Zahl und da wird es auch schwieriger sein Ressourcen aufzuteilen. Wenn z.B. 1MB Cache vorhanden ist, dann ist es bei 2 Kernen leicht. Da bekommt einer alle Adressen, die mit 0 beginnen und der andere alle, die mit 1 beginnen. Bei 4 Kernen sind das dann eben 00, 01, 10 und 11. Bei 3 Kernen müsste man unrund teilen und das ist irgendwie ein bisschen aufwendiger. Außerdem wurde in der EDV schon immer verdoppelt. Den RAM gibt es ja auch nur in 2er Potenzen (es sei denn man steckt 3 Module rein oder 2 ungleiche).
BlackBirdSR
Commodore Special
sicher?
Ich denke durch den TraceCache im K9 wird man nicht so auf die Decoder angewiesen sein
BUGGI1000
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@Rkinet
"
(65nm)
bei IBM eher Mitte 05/ Ende 05
"
Ich hoffe, dass meinst Du nicht ernst. UNMÖGLICH. Jetzt haben wir es bald Mitte
2004 und die 90nm Yields in Fishkill sind gelinde gesagt beschissen. Der Prozess
läuft alles andere als rund und dann soll in einem Jahr 65nm laufen.![:]](https://www.planet3dnow.de/vbulletin/images/smilies/rolleyes.gif "Augen rollen (sarkastisch) :]")
"Wie immer" wird 65nm als erstes bei Intel laufen, fraglich ist nur, ob sie aus
den Designfehlern gelernt haben und ob mit dem verkleinerten Prozess eigentlich
dann das erreicht wird, was man sich davon erwartet hat. Man siehts ja derzeit
schon bei 90nm - ich ahne Schlimmes bei 65nm ...
Um es mit anderen Worten zu sagen, man gut das AMD erst Anfang 06 fertig wird,
denn früher gibt es 65nm Tools auf keinen Fall. Selbst für diesen Termin habe
ich sehr sehr grosse Zweifel.
BUGGI
"
(65nm)
bei IBM eher Mitte 05/ Ende 05
"
Ich hoffe, dass meinst Du nicht ernst. UNMÖGLICH. Jetzt haben wir es bald Mitte
2004 und die 90nm Yields in Fishkill sind gelinde gesagt beschissen. Der Prozess
läuft alles andere als rund und dann soll in einem Jahr 65nm laufen.
"Wie immer" wird 65nm als erstes bei Intel laufen, fraglich ist nur, ob sie aus
den Designfehlern gelernt haben und ob mit dem verkleinerten Prozess eigentlich
dann das erreicht wird, was man sich davon erwartet hat. Man siehts ja derzeit
schon bei 90nm - ich ahne Schlimmes bei 65nm ...
Um es mit anderen Worten zu sagen, man gut das AMD erst Anfang 06 fertig wird,
denn früher gibt es 65nm Tools auf keinen Fall. Selbst für diesen Termin habe
ich sehr sehr grosse Zweifel.
BUGGI
HenryWince
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@rkinet
[Links oben im 'XBox'-Schaltschema.]
Ah danke, hatte ich nicht gesehen... Dann macht es auch Sinn. BTW. wenn man die CPU-Boxen ansieht kann man an den Cache-Größen und an der VUP erkennen das es kaum ein x86 Design sein wird
> L2-shared
Bei drei potenziellen Zugriffen (3 Cores!) wird der L2 dann wohl vergleichsweise langsam sein (=> entweder man braucht einen Cache Arbiter oder eben einen 3 fach Ported L2, beides hat auswirkungen auf die Geschwindigkeit).
@andr_gin
> Ich denke nicht, dass es jemals eine CPU mit 3 Kernen geben wird.
Abwarten :-}
> 3 ist irgendwie binär gesehen keine schöne Zahl und da wird es auch schwieriger sein Ressourcen aufzuteilen.
?? Das kann so sein, muss aber nicht. Letztendlich ist es vor allem eine Frage der Resourcendimensionierung, wenn die von Haus aus dafür vorgesehen ist gibt es auch keine Probleme.
> Wenn z.B. 1MB Cache vorhanden ist, dann ist es bei 2 Kernen leicht. Da bekommt einer alle Adressen, die mit 0 beginnen und der andere alle, die mit 1 beginnen. Bei 4 Kernen sind das dann eben 00, 01, 10 und 11.
So eine Aufteilung wäre ziemlich wiedersinning: Ein UNIFIED Cache verwendet man dann, wenn dass ALLE Beteiligten (Cores) auf ALLE Cachlines gleichbereichtigt zugreifen können sollen. Ein Schema wie du es vorschlägst wäre funktionell wie exklusiver Cache für die einzelnen Cores, architekturell hat aber ein großer Cache einen höheren Schaltungsaufwand (=>längere Signal-Laufzeiten) als n kleinere. Bei vier Cores wäre bei exklusiver Nutzung es z.B. schneller und weniger aufwändig vier dedizierte 512kb Caches anstelle von einem großen 2MB Cache zu verwenden. Rechne doch einfach mal aus wie gross der Unterschied für das Tag-RAM und die Dirty-Bits für obigen Fall ist.
[Links oben im 'XBox'-Schaltschema.]
Ah danke, hatte ich nicht gesehen... Dann macht es auch Sinn. BTW. wenn man die CPU-Boxen ansieht kann man an den Cache-Größen und an der VUP erkennen das es kaum ein x86 Design sein wird
> L2-shared
Bei drei potenziellen Zugriffen (3 Cores!) wird der L2 dann wohl vergleichsweise langsam sein (=> entweder man braucht einen Cache Arbiter oder eben einen 3 fach Ported L2, beides hat auswirkungen auf die Geschwindigkeit).
@andr_gin
> Ich denke nicht, dass es jemals eine CPU mit 3 Kernen geben wird.
Abwarten :-}
> 3 ist irgendwie binär gesehen keine schöne Zahl und da wird es auch schwieriger sein Ressourcen aufzuteilen.
?? Das kann so sein, muss aber nicht. Letztendlich ist es vor allem eine Frage der Resourcendimensionierung, wenn die von Haus aus dafür vorgesehen ist gibt es auch keine Probleme.
> Wenn z.B. 1MB Cache vorhanden ist, dann ist es bei 2 Kernen leicht. Da bekommt einer alle Adressen, die mit 0 beginnen und der andere alle, die mit 1 beginnen. Bei 4 Kernen sind das dann eben 00, 01, 10 und 11.
So eine Aufteilung wäre ziemlich wiedersinning: Ein UNIFIED Cache verwendet man dann, wenn dass ALLE Beteiligten (Cores) auf ALLE Cachlines gleichbereichtigt zugreifen können sollen. Ein Schema wie du es vorschlägst wäre funktionell wie exklusiver Cache für die einzelnen Cores, architekturell hat aber ein großer Cache einen höheren Schaltungsaufwand (=>längere Signal-Laufzeiten) als n kleinere. Bei vier Cores wäre bei exklusiver Nutzung es z.B. schneller und weniger aufwändig vier dedizierte 512kb Caches anstelle von einem großen 2MB Cache zu verwenden. Rechne doch einfach mal aus wie gross der Unterschied für das Tag-RAM und die Dirty-Bits für obigen Fall ist.
Dresdenboy
Redaktion
☆☆☆☆☆☆
@rkinet:
Falls noch nicht getan, schau mal im Windhund-Thread nach, was AMD für Ideen (Patente) bezüglich mehrerer Cores hat. Wenn sie so klein sind, daß mehrere Cores erst nach den Decodern (oder dem L1-Cache) definiert sind, können auch 4 oder mehr integriert werden. Beim K8 nehmen die Cores (FPU/Integer ohne L1, L/S-Unit, ICU, MCT etc.) nur etwa 1/4 des Kerns ein (grob 8% vom gesamten Die).
Bei der ~100mm² Variante vom K8 gehe ich persönlich von weniger als 3 HT-Links aus. Soviele brauchts da wirklich nicht für maximal 2-CPU-Systeme
Schließlich gibt es ja noch die Server-CPU-Reihe mit 114mm².
@andr_gin:
3 Kerne wären kein Problem. Der K7 hat z.B. 3 ALU/AGU-Einheiten, verarbeitet maximal 3 x86 oder 3 interne MacroOps parallel. Das Integer Register File hat dazu passend 9 Read Ports.
Aber AMD wird wohl eher von 2 auf 4 Cores gehen, da sich sonst der Aufwand nur für einen 3. Core verglichen zu 4 Cores kaum lohnt. Für ein wenig mehr Die-Fläche (5-10%?) würden dann bis zu 33% (ggüber 3 cores) mehr Leistung möglich sein.
@BlackBirdSR:
Die erwähnten Decoder sind in einer Patentgrafik von AMD zu sehen. Ob diese dann im K9 zu finden sind, ist nicht sicher. Und obwohl Jerry Moench von einem Trace Cache sprach (welcher sehr wohl als I-Cache dienen kann) hat AMD aber auch Patente für Trace Caches, die nur dem einfacheren Debugging von CPUs während deren Entwicklung dienen. Alles ist möglich. Trotz dem Patent können ja anstelle der 6 Decoder auch 6 Ports vom Tracecache sein.
@BUGGI:
IBM hatte doch auch mit einem Testlauf einer früheren AMD-CPU Probleme. Und die 90nm Prozesse der beiden Firmen sind ja nicht identisch. Und falls Jerry Moench sich mit niedriger getaktetem L2 u.a. Dingen auf den 90nm-K8 bezog, denke ich, daß man Lösungen hat, um mit 90nm klarzukommen.
Falls noch nicht getan, schau mal im Windhund-Thread nach, was AMD für Ideen (Patente) bezüglich mehrerer Cores hat. Wenn sie so klein sind, daß mehrere Cores erst nach den Decodern (oder dem L1-Cache) definiert sind, können auch 4 oder mehr integriert werden. Beim K8 nehmen die Cores (FPU/Integer ohne L1, L/S-Unit, ICU, MCT etc.) nur etwa 1/4 des Kerns ein (grob 8% vom gesamten Die).
Bei der ~100mm² Variante vom K8 gehe ich persönlich von weniger als 3 HT-Links aus. Soviele brauchts da wirklich nicht für maximal 2-CPU-Systeme
Schließlich gibt es ja noch die Server-CPU-Reihe mit 114mm².@andr_gin:
3 Kerne wären kein Problem. Der K7 hat z.B. 3 ALU/AGU-Einheiten, verarbeitet maximal 3 x86 oder 3 interne MacroOps parallel. Das Integer Register File hat dazu passend 9 Read Ports.
Aber AMD wird wohl eher von 2 auf 4 Cores gehen, da sich sonst der Aufwand nur für einen 3. Core verglichen zu 4 Cores kaum lohnt. Für ein wenig mehr Die-Fläche (5-10%?) würden dann bis zu 33% (ggüber 3 cores) mehr Leistung möglich sein.
@BlackBirdSR:
Die erwähnten Decoder sind in einer Patentgrafik von AMD zu sehen. Ob diese dann im K9 zu finden sind, ist nicht sicher. Und obwohl Jerry Moench von einem Trace Cache sprach (welcher sehr wohl als I-Cache dienen kann) hat AMD aber auch Patente für Trace Caches, die nur dem einfacheren Debugging von CPUs während deren Entwicklung dienen. Alles ist möglich. Trotz dem Patent können ja anstelle der 6 Decoder auch 6 Ports vom Tracecache sein.
@BUGGI:
IBM hatte doch auch mit einem Testlauf einer früheren AMD-CPU Probleme. Und die 90nm Prozesse der beiden Firmen sind ja nicht identisch. Und falls Jerry Moench sich mit niedriger getaktetem L2 u.a. Dingen auf den 90nm-K8 bezog, denke ich, daß man Lösungen hat, um mit 90nm klarzukommen.
rkinet
Grand Admiral Special
@BUGGI1000
Die 90nm Prozesse bei Intel, IBM und AMD unterscheiden sich.
Intel & IBM müssen 300mm Pizzas perfekt belichten, AMD nur 200mm
Intel hat strained Silicium mit Germanium im Gitter (aandere Transistor-, evtl. Ätzeigenschaften), IBM strained SOI ohne Germanium, aber natürlich auch mit veränderten bedingungen vs. 130nm. AMD verkleinert 'nur', selbst bei 110 nm Flash klappt das schon ausgezeichnet.
Der Wechsel von 90 auf 65 nm ist dann wohl weitgehend Belichtungs- und Ätzschritte.
AMD kann bei 65nm auf die komplette Blaupausen von IBM zurückgreifen. Außerdem scheint AMD auch schon (2005?) bei 90nm mit strained SOI arbeiten zu wollen.
Im Prinzip - alles machbar.
------------------------------
@Dresdenboy
Glaube, die 100 statt 114 mm2 sind die Opterone mit 1 MB-L2. Reduzierte HTr-Links dürfte es nur bei den 512k A64 geben und die müssen natürlich eh wesetlich unter 100 mm2 liegen.
Meiner Meinung nach wird der 'normale' Dual-K8 eine Server-CPU werden - 2* 1MB klassisch.
Der K9 hingegen ein Consumer und Super-Computer Chip, der spezialisiert ist auf parallele Verarbeitung vieler kurzer Programmschleifen. Also wie bei Grafikchips oder Intels HT.
Der Hinweis auf den kleinen Core nach dem Dekoder ist gut, vielleicht bohrt hier AMD (zzgl. L0 !?) dort auf. 2,3,4,6,o. 8 Cores ?
Zwei würde Intels HT etwa entsprechen, drei den vermuteten PowerPC der XBox
Letzlich aber einen gemeinsamen L2 und vielleicht auch die L1.
Anschließend könnte daraus wieder ein Dual-K9 werden für Server etc.
Der reine K9-Kern wäre somit ein Consumer-Produkt für Desktop u.ä.
Nur so gibt auch der große Entwicklungsaufwand einen Sinn, denn in 65 nm könnte AMD viel leichter 2-4 K8 und je 1 MB L2 oder 4* 256k und 2-4 MB-L3 zusammenbringen. Nur eben nicht auf den Desktop bringen.
Ob Größe der Boards, ob Stromverbrauch, eher zweitrangige Fragen bei der betroffenen Kundschaft.
Consumer benötigen einen Kern, möglichst leistungsfähig für Spezialfälle. Und Vielfach- Multicore bei GPU (4-8-16 !?) und CPU (1-2-4 o. 8) bei brauchbaren Transferdaten untereinander und zum DRAM scheint dies abzudecken.
Es heißt als Abschied nehmen vom 10 GHz Single-Core Design.
wäre eh Blödsinn, da geometrisch klein und überproportional stromfressend.
Man stelle sich nur vor, max. 50 mm2 CPUs in 45nm - 90% aller CPU-Fertigungskapazität könnte man dann stilllegen !
Die 90nm Prozesse bei Intel, IBM und AMD unterscheiden sich.
Intel & IBM müssen 300mm Pizzas perfekt belichten, AMD nur 200mm
Intel hat strained Silicium mit Germanium im Gitter (aandere Transistor-, evtl. Ätzeigenschaften), IBM strained SOI ohne Germanium, aber natürlich auch mit veränderten bedingungen vs. 130nm. AMD verkleinert 'nur', selbst bei 110 nm Flash klappt das schon ausgezeichnet.
Der Wechsel von 90 auf 65 nm ist dann wohl weitgehend Belichtungs- und Ätzschritte.
AMD kann bei 65nm auf die komplette Blaupausen von IBM zurückgreifen. Außerdem scheint AMD auch schon (2005?) bei 90nm mit strained SOI arbeiten zu wollen.
Im Prinzip - alles machbar.
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@Dresdenboy
Glaube, die 100 statt 114 mm2 sind die Opterone mit 1 MB-L2. Reduzierte HTr-Links dürfte es nur bei den 512k A64 geben und die müssen natürlich eh wesetlich unter 100 mm2 liegen.
Meiner Meinung nach wird der 'normale' Dual-K8 eine Server-CPU werden - 2* 1MB klassisch.
Der K9 hingegen ein Consumer und Super-Computer Chip, der spezialisiert ist auf parallele Verarbeitung vieler kurzer Programmschleifen. Also wie bei Grafikchips oder Intels HT.
Der Hinweis auf den kleinen Core nach dem Dekoder ist gut, vielleicht bohrt hier AMD (zzgl. L0 !?) dort auf. 2,3,4,6,o. 8 Cores ?
Zwei würde Intels HT etwa entsprechen, drei den vermuteten PowerPC der XBox
Letzlich aber einen gemeinsamen L2 und vielleicht auch die L1.
Anschließend könnte daraus wieder ein Dual-K9 werden für Server etc.
Der reine K9-Kern wäre somit ein Consumer-Produkt für Desktop u.ä.
Nur so gibt auch der große Entwicklungsaufwand einen Sinn, denn in 65 nm könnte AMD viel leichter 2-4 K8 und je 1 MB L2 oder 4* 256k und 2-4 MB-L3 zusammenbringen. Nur eben nicht auf den Desktop bringen.
Ob Größe der Boards, ob Stromverbrauch, eher zweitrangige Fragen bei der betroffenen Kundschaft.
Consumer benötigen einen Kern, möglichst leistungsfähig für Spezialfälle. Und Vielfach- Multicore bei GPU (4-8-16 !?) und CPU (1-2-4 o. 8) bei brauchbaren Transferdaten untereinander und zum DRAM scheint dies abzudecken.
Es heißt als Abschied nehmen vom 10 GHz Single-Core Design.
wäre eh Blödsinn, da geometrisch klein und überproportional stromfressend.
Man stelle sich nur vor, max. 50 mm2 CPUs in 45nm - 90% aller CPU-Fertigungskapazität könnte man dann stilllegen !
BUGGI1000
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@Rkinet
Junge Junge, etwas derbe Worte für meinen Geschmack - anders formuliert, Du siehst
die Sachen etwas leichter, als Sie wirklich sind ...
Egal wo ich hingucke, JEDER aber auch wirklich JEDER jammert bei 90nm und bekommt
den Prozess nicht so gebacken, wie es geplant war. Das im Endeffekt nahezu alle
Probleme beseitigt werden können ist klar, nur kostet das verdammt viel Geld, Men-
power und VORALLEM ZEIT, Zeit, die man nicht hat. Nahezu alle 90nm Designs mussten
wegen Crosstalks neu angepasst werden und so wird es immer sein, es werden Probleme
auftauchen, mit denen keiner gerechnet hat und die Probleme werden nicht dadurch
kleiner, dass man bei den Transis gen 1Mrd. geht. Entweder man hat die Tools, welche
funktionieren oder man sieht verdammt alt aus. Bestes Beispiel Dothan. Wenn jemand
Menpower hat, dann ist das wohl Intel - nun schau Dir bitte die Verschiebung an -
mal eben nen halbes Jahr nach hinten ... der Prozess läuft, nur das Design will eben
nicht so recht, nur geht eben das Eine ohne das Andere nicht. Ganz zu schweigen von
Lieferschwierigkeiten seitens der Scannerhersteller - schon mal was von Leadtimes im
Bereich 12 Monate gehört? Du hast richtig gehört - MONATE!!! In wieweit die Phase
Masken noch mit 193nm Scannern auf 65nm arbeiten können, kann ich nicht beurteilen,
möchte aber soweit gehen, dass man vernünftigerweise 157nm benutzen sollte und auch
möchte. Nur macht da eben KrF (?) den Strich durch die Rechnung ... usw. usw. ...
Wir können gern ne Wette abschliessen, dass IBM 65nm Volumen! nicht vor 2006 kommt
und damit meine ich richtige Designs und keine SRAM Zellen, die Intel, wenn ich mich
recht entsinne, schon 2002 gefertigt hat.
Das AMD und IBM zusammenarbeiten kann ich nur begrüßen und das wird auch seine Früchte
tragen, nur können die beiden auch nicht zaubern und ich glaube kaum, dass man hier
schneller als Intel ist, ohne hier ein kommendes Ergebnis zu beurteilen.
@Dresdenboy
Du solltest mich kennen.
Ergo ähnliche Aussagen wie eben oben getroffen.
BUGGI
Junge Junge, etwas derbe Worte für meinen Geschmack - anders formuliert, Du siehst
die Sachen etwas leichter, als Sie wirklich sind ...
Egal wo ich hingucke, JEDER aber auch wirklich JEDER jammert bei 90nm und bekommt
den Prozess nicht so gebacken, wie es geplant war. Das im Endeffekt nahezu alle
Probleme beseitigt werden können ist klar, nur kostet das verdammt viel Geld, Men-
power und VORALLEM ZEIT, Zeit, die man nicht hat. Nahezu alle 90nm Designs mussten
wegen Crosstalks neu angepasst werden und so wird es immer sein, es werden Probleme
auftauchen, mit denen keiner gerechnet hat und die Probleme werden nicht dadurch
kleiner, dass man bei den Transis gen 1Mrd. geht. Entweder man hat die Tools, welche
funktionieren oder man sieht verdammt alt aus. Bestes Beispiel Dothan. Wenn jemand
Menpower hat, dann ist das wohl Intel - nun schau Dir bitte die Verschiebung an -
mal eben nen halbes Jahr nach hinten ... der Prozess läuft, nur das Design will eben
nicht so recht, nur geht eben das Eine ohne das Andere nicht. Ganz zu schweigen von
Lieferschwierigkeiten seitens der Scannerhersteller - schon mal was von Leadtimes im
Bereich 12 Monate gehört? Du hast richtig gehört - MONATE!!! In wieweit die Phase
Masken noch mit 193nm Scannern auf 65nm arbeiten können, kann ich nicht beurteilen,
möchte aber soweit gehen, dass man vernünftigerweise 157nm benutzen sollte und auch
möchte. Nur macht da eben KrF (?) den Strich durch die Rechnung ... usw. usw. ...
Wir können gern ne Wette abschliessen, dass IBM 65nm Volumen! nicht vor 2006 kommt
und damit meine ich richtige Designs und keine SRAM Zellen, die Intel, wenn ich mich
recht entsinne, schon 2002 gefertigt hat.
Das AMD und IBM zusammenarbeiten kann ich nur begrüßen und das wird auch seine Früchte
tragen, nur können die beiden auch nicht zaubern und ich glaube kaum, dass man hier
schneller als Intel ist, ohne hier ein kommendes Ergebnis zu beurteilen.
@Dresdenboy
Du solltest mich kennen.
Ergo ähnliche Aussagen wie eben oben getroffen. BUGGI
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@ rkinet
Warum gehst du eigentlich davon aus, dass eine AMD-CPU in der Xbox werkelt? Es gab doch erst vor kurzem ne Meldung, die das Gerücht einer AMD-CPU zerschlagen hat. Laut IBM wird es ein von ihnen entwickelter, bzw. modifizierter PowerPC sein
Warum gehst du eigentlich davon aus, dass eine AMD-CPU in der Xbox werkelt? Es gab doch erst vor kurzem ne Meldung, die das Gerücht einer AMD-CPU zerschlagen hat. Laut IBM wird es ein von ihnen entwickelter, bzw. modifizierter PowerPC sein
rkinet
Grand Admiral Special
Also Intel hat gemäß eigenen Angaben 90nm im Griff.
Beim P4-E sind gigantische thermische Probleme wg. gut doppelter spez. Wärmeentwicklung vs. Northwood festzustellen, zzgl. einer hohen Wärmelast bei IDLE = ca. 3-4 fach spez. Wärmeentwicklung über Northwood-Niveau.
Das ist simple Physik - auch wenn man Intel heißt.
Beim Pentium-M lags an Problemen im Digitaldesign, welche ja abgestellt sind.
Lieferung jetzt in wenigen Wochen und wohl in größerer Stückzahl.
IBM fertigt und liefert - Soll und Istwerte sind unbekannt; nur nachdem aktuell nur Server PowerPCs in 90nm vorgesehen sind, kann die absolute Stückzahl eh nicht groß sein.
Ein Mainstream-IBM Produkt mit Lieferproblemen, das wäre ein tatsächlicher negativer Hinweis. Bei Kleinsereien wie aktuell von IBM kann man Stückzahlzuverlässigkeit nicht gerade hoch ansetzten.
AMD hat die 90nm Serienfertigung im kleinen Stil begonnen.
Es gibt keine Äußerung von AMD, daß der Zeitplan irgendwo gefährdet ist.
Gerade heute gehts durch die Presse, daß AMD den 'Paris' pünktlich in Q3 einführen wird. AMD nutzt dazu die 130nm SOI-Fertigung, was nur geht, wenn die A64 auf neuen 90nm Anlagen laufen.
Für 65 nm viel bei IBM wohl auch schon in H1'03 der Startschuß, nur so konnte Microsoft zum Wechsel auf IBM überzeugt werden.
Tippe mal, daß einige Entwickler bei Microsoft bereits mit PowerPCs als Dual 65 nm Systeme und 3,5 GHz arbeiten.
Nochmals, als Wiederholung:
Die 90nm Fertigung ist bei Intel, bei IBM und AMD schon 2003 im Prinzip fertig gewesen.
Tippe mal, daß auch die Produktionsanlagen schon damals bestellt worden sind und im Falle AMD eben in den nächsten Monaten geliefert und eingebaut werden.
Die Netburst-Probleme durch eine Orgie an heute (noch?) überflüssigen Transistoren hat die P4-E Ausbeute wohl ruiniert, nur für Transistorspinnereien des Intel-Management kann die 90nm Technologie ansich nicht. (P4-E wird eh ab H'05 ersatzlos gestrichen, 'normal' getaktete und designte Dual-Pentium-M werden dann in die Desktops einzihen)
Beim P4-E sind gigantische thermische Probleme wg. gut doppelter spez. Wärmeentwicklung vs. Northwood festzustellen, zzgl. einer hohen Wärmelast bei IDLE = ca. 3-4 fach spez. Wärmeentwicklung über Northwood-Niveau.
Das ist simple Physik - auch wenn man Intel heißt.
Beim Pentium-M lags an Problemen im Digitaldesign, welche ja abgestellt sind.
Lieferung jetzt in wenigen Wochen und wohl in größerer Stückzahl.
IBM fertigt und liefert - Soll und Istwerte sind unbekannt; nur nachdem aktuell nur Server PowerPCs in 90nm vorgesehen sind, kann die absolute Stückzahl eh nicht groß sein.
Ein Mainstream-IBM Produkt mit Lieferproblemen, das wäre ein tatsächlicher negativer Hinweis. Bei Kleinsereien wie aktuell von IBM kann man Stückzahlzuverlässigkeit nicht gerade hoch ansetzten.
AMD hat die 90nm Serienfertigung im kleinen Stil begonnen.
Es gibt keine Äußerung von AMD, daß der Zeitplan irgendwo gefährdet ist.
Gerade heute gehts durch die Presse, daß AMD den 'Paris' pünktlich in Q3 einführen wird. AMD nutzt dazu die 130nm SOI-Fertigung, was nur geht, wenn die A64 auf neuen 90nm Anlagen laufen.
Für 65 nm viel bei IBM wohl auch schon in H1'03 der Startschuß, nur so konnte Microsoft zum Wechsel auf IBM überzeugt werden.
Tippe mal, daß einige Entwickler bei Microsoft bereits mit PowerPCs als Dual 65 nm Systeme und 3,5 GHz arbeiten.
Nochmals, als Wiederholung:
Die 90nm Fertigung ist bei Intel, bei IBM und AMD schon 2003 im Prinzip fertig gewesen.
Tippe mal, daß auch die Produktionsanlagen schon damals bestellt worden sind und im Falle AMD eben in den nächsten Monaten geliefert und eingebaut werden.
Die Netburst-Probleme durch eine Orgie an heute (noch?) überflüssigen Transistoren hat die P4-E Ausbeute wohl ruiniert, nur für Transistorspinnereien des Intel-Management kann die 90nm Technologie ansich nicht. (P4-E wird eh ab H'05 ersatzlos gestrichen, 'normal' getaktete und designte Dual-Pentium-M werden dann in die Desktops einzihen)
BUGGI1000
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@Rkinet
"
Für 65 nm viel bei IBM wohl auch schon in H1'03 der Startschuß, nur so konnte Microsoft zum Wechsel auf IBM überzeugt werden.
Tippe mal, daß einige Entwickler bei Microsoft bereits mit PowerPCs als Dual 65 nm Systeme und 3,5 GHz arbeiten.
"
Autsch ... ich denke, jeglicher Kommentar erübrigt sich. Sorry.
Schonmal etwas von Marketing gehört? Das kann nicht nur Microsoft oder Intel ...
BUGGI
"
Für 65 nm viel bei IBM wohl auch schon in H1'03 der Startschuß, nur so konnte Microsoft zum Wechsel auf IBM überzeugt werden.
Tippe mal, daß einige Entwickler bei Microsoft bereits mit PowerPCs als Dual 65 nm Systeme und 3,5 GHz arbeiten.
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Autsch ... ich denke, jeglicher Kommentar erübrigt sich. Sorry.
Schonmal etwas von Marketing gehört? Das kann nicht nur Microsoft oder Intel ...
BUGGI
rkinet
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@BUGGI1000
Ob 90nm, ob 65nm oder 45nm
die Chip-Köche müssen natürlich kostengünstig in dieser Technik auf vergleichsweise rießigen Wafern (Ansprüche an die Optik) sowas in Millionenstückzahl zuverlässig produzieren.
Aber im Technikum, auf kleinen Wafern, ohne Kosten und Zeitdruck sollten die Hersteller schon länger Prototypen produzieren können.
65nm ist 'Wunder der Technik', bei IBM in NY/Fishkill steht die Infrastruktur für die Versuche eben einfach zur Verfügung.
Selbst AMD hat lt. eigenen Angaben seit grob Mitte 2003 90nm CPUs in SOI im Test.
Neue Autotypen werden auch nicht erst am Fließband zum Leben erweckt.
65nm und 3,5 GHz als Prototypen als reiner Shink eines 90nm o. 130nm Designs sollte für IBM kein Hexenwerk sein. AMD hat übrigens seine 90nm CPUs auch einfach von 130nm 1:1 geschrumpft, lt. Fotos im November. Erst später wurde am Layout weiter optimiert.
Nur für einen Basistakt - bei 65 nm sind 3,5 GHz eh unteres Limit - und nur rund 25 Watt sind die Dinger technisch problemlos.
BUGGI1000 eben nicht großserie und Technologiemuster miteinander verwechseln - die Forschung ist immer 2-3 Schritte vor den eintütbaren Massenprodukten !
Profi-Firmen entwickeln nicht mit heißer Nadel !
Schließlich müssen die Massen-Prozesse auch noch Zertifizierungen überstehen, was auch viele Monate dauert.
Ob 90nm, ob 65nm oder 45nm
die Chip-Köche müssen natürlich kostengünstig in dieser Technik auf vergleichsweise rießigen Wafern (Ansprüche an die Optik) sowas in Millionenstückzahl zuverlässig produzieren.
Aber im Technikum, auf kleinen Wafern, ohne Kosten und Zeitdruck sollten die Hersteller schon länger Prototypen produzieren können.
65nm ist 'Wunder der Technik', bei IBM in NY/Fishkill steht die Infrastruktur für die Versuche eben einfach zur Verfügung.
Selbst AMD hat lt. eigenen Angaben seit grob Mitte 2003 90nm CPUs in SOI im Test.
Neue Autotypen werden auch nicht erst am Fließband zum Leben erweckt.
65nm und 3,5 GHz als Prototypen als reiner Shink eines 90nm o. 130nm Designs sollte für IBM kein Hexenwerk sein. AMD hat übrigens seine 90nm CPUs auch einfach von 130nm 1:1 geschrumpft, lt. Fotos im November. Erst später wurde am Layout weiter optimiert.
Nur für einen Basistakt - bei 65 nm sind 3,5 GHz eh unteres Limit - und nur rund 25 Watt sind die Dinger technisch problemlos.
BUGGI1000 eben nicht großserie und Technologiemuster miteinander verwechseln - die Forschung ist immer 2-3 Schritte vor den eintütbaren Massenprodukten !
Profi-Firmen entwickeln nicht mit heißer Nadel !
Schließlich müssen die Massen-Prozesse auch noch Zertifizierungen überstehen, was auch viele Monate dauert.
BUGGI1000
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@Rkinet
Augen auf - was nützen mir lauffähige Muster, wenn die Zielvorgaben nicht
erreicht werden. Stichwort AMD und 800MHz Samples. Schöner Prozess ...
Du kannst Dir nach Belieben immer irgendwelche Segmente rausfischen, das
Gesamtpaket muss stimmen und das noch im Verhältnis zum Wettbewerb - tja,
was nützen Intel herrliche 90nm Yields, wenn die BIN's grottenschlecht sind.
Irgendwo ist die Mahde schon versteckt ...
BUGGI
Augen auf - was nützen mir lauffähige Muster, wenn die Zielvorgaben nicht
erreicht werden. Stichwort AMD und 800MHz Samples. Schöner Prozess ...
Du kannst Dir nach Belieben immer irgendwelche Segmente rausfischen, das
Gesamtpaket muss stimmen und das noch im Verhältnis zum Wettbewerb - tja,
was nützen Intel herrliche 90nm Yields, wenn die BIN's grottenschlecht sind.
Irgendwo ist die Mahde schon versteckt ...
BUGGI
Dresdenboy
Redaktion
☆☆☆☆☆☆
AMD hatte mindestens schon im Juni 2003 funktionierende 90nm Opteron Samples. Offiziell wurden die 90nm Opterons ja dann von Bill Siegle im Herbst 2003 vorgestellt. Wenn sie 2003 soweit waren, haben sie mit der Installation von 90nm Tools schon viel eher begonnen.
Was meinst du mit "Fertigung"? Eine Produktionsstraße ohne Tools (Produktionsanlagen) oder alles, was man zum Herstellen braucht (mit Transportsystem, Produktionssteuerung usw.)? AMD's Produktionsstraße dürfte nun seit einem Jahr schon im Pilot-Modus laufen. Das Problem solcher Straßen ist ja nicht, ob die Tools einzeln arbeiten und sich CPUs damit herstellen lassen, sondern ob ein Wafer nach Ablauf aller Stationen auch wirklich funktionierende Chips enthält. Vorher werden diese Tools z.B. mit der Produktion von Test-SRAMs getestet und eingerichtet. Ich zitiere mal Bill Siegle's Präsentation vom 7.11.2002:
Ich durfte vor 2 Wochen mal einigen Vorträgen zu Nanotechnologie sowie aktueller Forschung an Transistoren lauschen (EWME 2004). Dort arbeitet man meist mit sehr kleinen Wafern (Durchmesser 10cm und weniger). Was man da macht, reicht meist, um sehr kleine Strukturen zu erzeugen, aber für einen PowerPC würde das noch nicht reichen. Dazu müsste alles automatisiert sein. Auch wird man noch weit vom Tape-Out eines solchen 3-Core-PowerPCs entfernt sein.
Und wegen Belichtung von 300mm Wafern braucht man sich keine Sorgen machen. Was zu einem Zeitpunkt x belichtet wird, ist bei AMD ein kleiner Strich, nur einige cm lang. Die Maske und der Wafer werden zugleich in entgegengesetzter Richtung durch diesen Laserlichtstreifen bewegt. Das vermindert Probleme bei der Projektion (gegenüber einer Fläche) und ermöglicht eine "live"-Korrektur der Schärfe während des Belichtens.
Die Maske selbst enthält die vergrößerten Abbilder für nur wenige Dice (eine, die ich sah, zeigte 6 große K7). Deshalb muß man den Wafer Stück für Stück mit dieser Maske belichten, weshalb die entsprechenden Tools auch "Stepper" heißen. Das ergibt keine Qualitätsunterschiede bei 300mm Wafern, dauert nur länger. Die Gerüchte von besseren T-Breds aus der Wafermitte (mit entsprechenden Codes) waren somit Nonsens
Was man bei entspr. Wissen aus den Codes lesen könnte, wäre, ob eine CPU eher mit stromsparenden oder mit schnelleren Transistoren "gebacken" wurde.
rkinet
Grand Admiral Special
@Dresdenboy
Danke für die informativen Hintergrundinformationen.
Mit Fertigung meine ich die Serienfertigung unter strickten Kostenvorgaben, zeitplänen und Stückzahlgarantien auch für die Abnehmer.
Wenn AMD oder IBM als Prototypen hunderte von Cores herstellen und wenige Stück arbeiten, ist kein Beinbruch. Nur man kann mit denen Langzeittests machen, takt- und temperatursensible Bereiche überprüfen. Und natürlich seinen Kunden Muster zeigen.
IBM dürfte es bei 65nm genauso gegenüber Microsoft gemacht haben.
Ich kann mir nicht vorstellen, daß Bill Gates auf ein IBM-Ehrenwort hin die Zusammnenarbeit mit Intel bzgl. XBos2 beendet hat. Da müssen einige lauffähige, schnelle und sparsame Prototypen im Spiel gewesen sein.
Allerdings nicht als 3-fach PowerPC, sondern simple geschrumpfte Single-CPUs, elektrisch auf eine Mac-Platine (o.ä.) passend.
@BUGGI1000
Ich verstehe die Aufregung um die leichten Lieferprobleme beim 90nm Server-PowerPC nicht. Es geht hier ja nicht um einen Großproduktion, die hinkt. Sondern ein Nischenprodukt für einen Apple-Server in IBM-Kleinserie.
Der Vergleich mit den 800 MHz Opteronen hinkt. Ob in 130nm oder jetzt wohl in 90nm, AMD gibt eben zu solch frühen Zeitpunkten nur Muster heraus, die die tatsächlichen Leistungdaten verschleiern.
Offiziell lt. AMD im November liegen die 90nm Opteron Prototypen bei 2,2 - 2,4 GHz und 45 Watt. Seither wurde aber am Layout (114 > ca. 100 mm2) noch gefeilt, wahrscheinlich auch an der Grenzfrequenz.
Wenn AMD in Kleinserie 2,2-2,4 Ghz aus noch unoptimierten Designs herausholt, wären bei gleichem Design wohl 2,5 GHz als Spitzenwert in beschränkter Anzahl machbar.
Optimiert könnte der Prozess vielleicht 3 Ghz in Spitze packen.
Dies würde bis Mitte 2005 wohl reichen.
Nachdem IBMs strained SOI (höhere Elektronenbeweglichkeit) ja fertig ist und AMD diese auch noch einführen möchte, halte ich ab Mitte 2005 3 - 3,5 GHz noch in 90 nm Technik für den A64 machbar.
Damit wäre 65 nm und 3,5 GHz die ideale Anschlusstechnologie für Anf. / Mitte 2006 aus der Fab36.
Meiner Meinung nach, hat AMD (auch durch Zukauf bei IBM - 250 Millionen $ allein in 2002 für SOI bis 65 nm - übrigens börsenveröffentlichte Nachricht) genügend Fertigungspower in der Hand für die kommenden Jahre. Und natürlich auch IBM als 'Erfinder' der aktuellen SOI auf Silicium/Siliciumoxid-Wafer Technik (Motorola ist der eigentliche SOI Erfinder, hat aber ein anderes Design).
Daß Intel jetzt bei 90nm, vielleicht strained silicium mit Germanium und natürlich Netburst Probleme hat, ist ein Teilaspekt. Schon der nächste 90nm Pentium-M dürfte aber zeigen, daß Intel normale CPUs problemlos in 90nm herstellen kann.
Und 90nm kein Hexenwerk ist.
Danke für die informativen Hintergrundinformationen.
Mit Fertigung meine ich die Serienfertigung unter strickten Kostenvorgaben, zeitplänen und Stückzahlgarantien auch für die Abnehmer.
Wenn AMD oder IBM als Prototypen hunderte von Cores herstellen und wenige Stück arbeiten, ist kein Beinbruch. Nur man kann mit denen Langzeittests machen, takt- und temperatursensible Bereiche überprüfen. Und natürlich seinen Kunden Muster zeigen.
IBM dürfte es bei 65nm genauso gegenüber Microsoft gemacht haben.
Ich kann mir nicht vorstellen, daß Bill Gates auf ein IBM-Ehrenwort hin die Zusammnenarbeit mit Intel bzgl. XBos2 beendet hat. Da müssen einige lauffähige, schnelle und sparsame Prototypen im Spiel gewesen sein.
Allerdings nicht als 3-fach PowerPC, sondern simple geschrumpfte Single-CPUs, elektrisch auf eine Mac-Platine (o.ä.) passend.
@BUGGI1000
Ich verstehe die Aufregung um die leichten Lieferprobleme beim 90nm Server-PowerPC nicht. Es geht hier ja nicht um einen Großproduktion, die hinkt. Sondern ein Nischenprodukt für einen Apple-Server in IBM-Kleinserie.
Der Vergleich mit den 800 MHz Opteronen hinkt. Ob in 130nm oder jetzt wohl in 90nm, AMD gibt eben zu solch frühen Zeitpunkten nur Muster heraus, die die tatsächlichen Leistungdaten verschleiern.
Offiziell lt. AMD im November liegen die 90nm Opteron Prototypen bei 2,2 - 2,4 GHz und 45 Watt. Seither wurde aber am Layout (114 > ca. 100 mm2) noch gefeilt, wahrscheinlich auch an der Grenzfrequenz.
Wenn AMD in Kleinserie 2,2-2,4 Ghz aus noch unoptimierten Designs herausholt, wären bei gleichem Design wohl 2,5 GHz als Spitzenwert in beschränkter Anzahl machbar.
Optimiert könnte der Prozess vielleicht 3 Ghz in Spitze packen.
Dies würde bis Mitte 2005 wohl reichen.
Nachdem IBMs strained SOI (höhere Elektronenbeweglichkeit) ja fertig ist und AMD diese auch noch einführen möchte, halte ich ab Mitte 2005 3 - 3,5 GHz noch in 90 nm Technik für den A64 machbar.
Damit wäre 65 nm und 3,5 GHz die ideale Anschlusstechnologie für Anf. / Mitte 2006 aus der Fab36.
Meiner Meinung nach, hat AMD (auch durch Zukauf bei IBM - 250 Millionen $ allein in 2002 für SOI bis 65 nm - übrigens börsenveröffentlichte Nachricht) genügend Fertigungspower in der Hand für die kommenden Jahre. Und natürlich auch IBM als 'Erfinder' der aktuellen SOI auf Silicium/Siliciumoxid-Wafer Technik (Motorola ist der eigentliche SOI Erfinder, hat aber ein anderes Design).
Daß Intel jetzt bei 90nm, vielleicht strained silicium mit Germanium und natürlich Netburst Probleme hat, ist ein Teilaspekt. Schon der nächste 90nm Pentium-M dürfte aber zeigen, daß Intel normale CPUs problemlos in 90nm herstellen kann.
Und 90nm kein Hexenwerk ist.
rkinet
Grand Admiral Special
Mal die OC - Gemeinde hier fragen, was tatsächlich AMD liefern könnten,
wenn sie wollten ...
Außerdem, 130nm SOI bringt etwas an Takt, 90nm SOI nochmals mehr.
Und 65nm nochmals einen deutlichen Nachschlag.
Da steckt einfach Physik drin.
Übrigens hat AMD nur Limits in den Verkaufsprodukten, in der Forschung werkelt AMD (Angaben AMD) gerade in der Schlußphase an den Transistoren für die 45nm Chips.
90nm, 65nm sind technisch prinzipell längst fertig.
Der Rest ist Fein- und Feinsttuning am Prozess und der Signalführung auf den Chips (Maskendesign).
Crashman
Grand Admiral Special
warum sollte AMD jetzt noch schnellere Chips rausbringen ?
MfG
MfG
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Intel kann im Moment keine Chips mit 4Ghz ausliefern, geschweige denn 3,4Ghz. Thermische Probleme können da nen ganz schönen Strich durch die Rechnung machen. Bei uns in Deutschland würden solche CPUs bestimmt laufen, aber jetz nimm die mal in Spanien oder gar noch weiter südlich in Betrieb.
Von AMD kommt übrigens schon sehr bald ein neuer Opteron und Newcastle mit 2,4Ghz auf den Markt
Von AMD kommt übrigens schon sehr bald ein neuer Opteron und Newcastle mit 2,4Ghz auf den Markt
![mtb][sledgehammer](/data/avatars/m/1/1883.jpg?1596828194){kind=avatar}
mtb][sledgehammer
Grand Admiral Special
Hmm, der Athlon XP 2400+ läuft mit exakt 2 GHz, der Athlon 64 FX 53 mit 2,4 GHz, das gibt eine Differenz von ... "Rechenschieber_auspack" ... 400 MHz
Entweder du oder ich - einer hat sich verrechnet. Dabei hat AMD keine enormen Fertigungstechnologiesprünge gemacht. Einzige Änderung war SOI, dessen nutzen man hauptsächlich in geringere Eingangsleistungen investiert.Insgesamt hat AMD durch die 130 nm Technologie inzwischen den Takt der CPUs um 667 MHz gegenüber 180 nm CPUs (die laut Intel ja schon teilweise 130 nm waren
) gesteigert. Immerhin 38%. Erreicht man mit 90 nm wieder 38%, ist man bei 3,3 GHz (wenn man 2,4 GHz als das Ende der Fhanenstange betrachtet). Also auch von diesem Standpunkt aus sind die Taktspekulationen hier gar nicht so unrealistisch - auch wenn ich diese für verfrüht halte.rkinet
Grand Admiral Special
http://www.tomshardware.de/news/20040427_114118.html
Präsentation am 2. Juni 2004 - ok lt. diesen primär chinesischen Gerüchten.
Sollte sich das Design der XBox2 so bestätigen,
sind einige Eckdaten von 65nm SSOI dann bekannt:
- ab 3/3,5 GHz
- anteilig kaum über 25-30 W je CPU-Core, eher deutlich weniger
Dies dürfte auch weitreichende Auswirkungen auf die PC-Entwicklung der nächsten Jahre haben;
Multi-Core statt GHz und dennoch ein thermisch unproblematisches Design (Zukunft von BTX ?)
Die Gerüchte um einen Dual Pentium-M in 65nm von Intel ab 2H'05 o. H1'06 (http://www.xbitlabs.com/news/cpu/display/20040427080257.html http://www.hartware.net/news_36237.html ) und die Intensivierung zur Erstellung des K9 bei AMD könnten den kommenden Designwechsel aufzeigen. Intel 6 AMD dürften eh schon seit längeren die Details der XBox2 kennen.
Wenn eine Spieleconsole mit DVD-Auflösung schon so viel Power erhält, muß der PC selbst nochmals kräftig nachgerüstet werden. Weniger durch Takt, als eben (möglichst kosten- und energiegünstig) durch Multi-Core Designs.
Aber abwarten - bis Juni sind noch 5 Wochen ...
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