"Barcelona" - Anbindung des L3-Cache

In einer Präsentation zum Thema Grid Computing hat AMDs Anand Vridhagiri die Vorteile der Anbindung des L3-Cache beim kommenden Quad-Core Prozessor "Barcelona" erläutert.


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<b>Quelle:</b> <a href="http://www.ccgevents.com/presentations/Enterprise_Grid_20061114_Vridhagiri.ppt" target="b">Evolving Grid Architectures: Why Processors Matter!</a>

Kommt da jetz noch ne nähere Erläuterung?

1. bild:
besser auslastung der links (da mehr cores)
2. bild:
selbst erklärend

Dragoran schrieb:

1. bild:
besser auslastung der links (da mehr cores)
...

Zum Vergrößern anklicken....

2>4

Nein, das soll wohl ausdrücken, daß sowohl Hypertransport als auch RAM-Anbindung momentan noch lange nicht ausgelastet sind und auch mit einem Quadcore aus IPC-verbesserten Cores noch genug Luft da ist, so daß der Prozessor ungebremst arbeiten kann. Im Gegensatz zur Intel-Architektur, die ja beinahe traditionell vom FSB limitiert wird (sichtbar daran, daß ein Pentium oder ein Core2 deutlich schneller wird, wenn man nur den FSB-Takt erhöht, ohne den CPU-Takt zu erhöhen).

Das kommt davon, wenn Pipin auf WO meine Entdeckung klaut

Da haben wir auch noch etwas darüber diskutiert. OBrian liegt richtig, dass die eine Folie zeigt, dass der QC noch Luft hat (wahrscheinlich schon mit den separat arbeitenden Memory Controllern ermittelt).

Die L3-Anbindung wird hier als unabhängig gezeigt. Interessant ist auch, dass die Cores schnell Daten austauschen können.

Wie ich in Usenet-Messages von Mitch Alsup (einer der Opteron u. nun K10-Entwickler u. fleißiger AMD-Erfinder bzgl. Patenten) las, sendet ein K8 bei einem L1-Cache-Miss gleichzeitig eine Anfrage an den L2 und den IMC. Hat der L2 die Daten, wird der Speicherzugriff (der es bis dahin meist noch nicht bis nach außen geschafft hat - sprich: nur interne Buffer durchwandert) abgebrochen.

Tut man dies beim K10 genauso, kann man mit guten L3-Latenzen rechnen.