Was kommt (nach den ersten Deneb (K10.5+)) fuer den Desktop bis zum Launch der BD(APUs)?

Opteron · 25.04.2009

Sonic schrieb:
Wie wärs mit Auftragsfertigern? Warum geben die nicht einfach ihre Designs in die Hände von Firmen, die sich damit auskennen? TSMC sollte das schon hinkriegen in einem neueren Prozess...

Oder haben die selbst nach dem Fall des Eisernen Vorhangs noch Bedenken ihre Entwicklungen in fremde Hände zu geben?

Jo stand irgendwo auf ner Google-"Renglisch" Seite, dass Russland bei den Militärteilen wirklich *alles* aus Russland haben möchte.

Das mit TSMC war halt nur deswegen, weils wirklich nicht anders ging.
Vielleicht bekommt GF ja auch mal nen Auftrag ab, für Putin ist DD ja fast Russland ^^

Bobo_Oberon schrieb:
Wenn man die Beschreibung + Kritik der Russen zum Itanium im Vergleich zum Elbrus-3, E2K sieht, dann scheint der Elbrus zu Recht ein strategisch wichtiges Stück Silizium zu sein, was auch die Amerikaner ("Intel") kunstvoll plagiatiert haben ... aber doch nicht an das "Original" heranreichen.

Jo und deswegen finde ich es echt schade, dass man nix drüber liest. Würde schon gerne wissen, wie das Ding nun genau funktioniert. Also so ein Artikel drüber in ner Fachzeitschrift wär schon nicht schlecht, auch wenn der nur 300 MHz hat.

Aus der Beschreibung wird man auch nicht wirklich schlau:

ALU0 ... ALU5 - arithmetic logic unit;

APU – APU - preliminary paging device arrays;

APB – APB - buffer pre-swap arrays;

bypass, bypass A, ,bypass B – bypass, bypass A,, bypass B - bypass channels;

CU – control unit;

PF – predicate file;

IB – buffer commands;

D$L1 – data cache Level 1;

D$L2 – data cache Level 2;

MAU – devices providing access to the main memory;

MMU – unit of virtual memory.

Parallel Logic Units (PLUs) sind speziell auf Bitmanipulation zugeschnittene ALUs. Sie können parallel, also zeitgleich zu anderen Rechenwerken auf die Daten zugreifen und sind deshalb über einen eigenen Datenpfad mit dem Arbeitsspeicher verbunden. PLU's sind Bestandteil einiger Signalprozessor-Typen, die als Hochgeschwindigkeits-Controller eingesetzt werden.

http://de.wikipedia.org/wiki/Parallel_Logic_Unit

OPAAG schrieb:
dunkelblau = Befehlsbus
gelb = Adressbus
rot und orange: Datenbus
hellblau: da steht "Predikaten", scheint eine verbindung zu der PLU zu sein, also ein eigener Datenpfad für parallele Zugriffe, oder so.

Edit3, nochwas gefunden, klingt ja fast wie das Teil aus dem AMD Patent ^^ (um mal wieder aufs Thema zurückzukommen):

Arithmetic logic unit divided between the two groups, called clusters. . Each cluster uses its own copy of register file (RF) and Cache Level 1 (D $ L1). In doing so, the contents of both copies of the same. Device operations on predicates odnobitovymi (PLU) allows to reduce the number of operations management and thus increase the parallelism. Your pre-asynchronous paging of data from memory (AAU) in a special buffer (APB) to hide the delay in using the data from RAM. Arithmetic operations type MMX and SSE in the IA-32 architecture on the packaged data, are hosted inside the 64-bit register allows to increase the parallelism for the tasks of working with these smaller bit. An additional source of parallelism is the ability to launch a pair of independent operations on the same device performance has been maintained for only the result of the register pair (device ALU0, ALU1, ALU3 and ALU4). This possibility, realized for the predicates, allowing the chain of the two dependent operations in a single clock cycle, thus shortening the critical path for programs with complex logic control.

V.a. was sind das für ALUs ? Die großen Blöcke FPU, die kleinen INT ?

Oder das hier (ist die x86 Befehlsübersetzung):

OPAAG schrieb:
rot: Mikroprozessor "Elbrus"
orange drüber: System der Binärübersetzung (also eine Art Befehlsdecoder, der x86-Befehle in Elbrus-Befele umsetzt und zurück))
blau darüber: x86 BIOS und X86 Treiber
blau drüber: x86 OS (Win, Linux etc.)
blau drüber: x86 Anwendung

rechter Kasten: System der Binärübersetzung ausführlicher
links oben: Binärtranslator und Optimizer (hier wird wohl die eigentliche Codeumwandlung durchgeführt)
rechts oben: "Elbrus"-Codebasis
lins unten: Mittel dynamischer Unterstützung (wasa auch immer das sein mag)
rechts unten: Interpreter
blaue Linie: x86-Code
rote Linien: "Elbrus"-Code

Edit:
Kollege OPAAG war so nett und hat die Bilder übersetzt, weitere Elbrus Sachen am besten gleich dort im Thread:
http://www.planet3dnow.de/vbulletin/showthread.php?t=130822&page=2

ciao

Alex

Dresdenboy · 28.04.2009

Es ist schön, wieder vom Elbrus zu hören. Damals war das alles recht spannend. Das Ergebnis werde ich mir mal ansehen.

Aber erstmal habe ich meinen Blog aktualisiert.

Opteron · 28.04.2009

Dresdenboy schrieb:
Es ist schön, wieder vom Elbrus zu hören. Damals war das alles recht spannend. Das Ergebnis werde ich mir mal ansehen.

Aber erstmal habe ich meinen Blog aktualisiert.

Hab mir mal die Patente kurz angeschaut, das allererste mit den Dekodern und den Decodercache ... nenen ein irrsinnsaufwand, und nur wegen den blöden x86 Format.

Nachdem man da den Elbrus angesehen hat ... irgendwie ein Witz

Ansonsten, MAP (Unit?) wieder an Bord, laut Text ist das aber nur zum Reg. Rename:

http://www.freepatentsonline.com/20080195844.pdf

ciao

Alex

Ge0rgy · 28.04.2009

Ach du heiliger Stackpointer...

Da sieht man mal wie viel Aufwand man betreiben kann/muss um die pipeline gefüllt zu halten...
Effizienz ist halt nicht kostenlos, nur manchmal umsonst...
Elbrus klingt zwar wie die russiche Version eines tolkienschen Elben, aber die Architektur ist interessant... zwar etwas unübersichtlich, aber interessant...

Opteron · 28.04.2009

Ge0rgy schrieb:
Ach du heiliger Stackpointer...

Da sieht man mal wie viel Aufwand man betreiben kann/muss um die pipeline gefüllt zu halten...

Jo schon krass ...
Hab mir mal nochmal die Seite hier angesehen, mit dem alten "K9" Kern mit den 2 Kernen:

The pipeline splits into two halves after Register Renaming which is handled by the MAP unit together with the MAP Silo. The Instructions enter into Instruction Queues where the data dependencies are checked first the local dependencies and then against the other Queue. Instructions are scheduled. The renamed register files are accessed and data and instructions are dispatched to the two execution units. Both pipelines communicate whit each other. The clocks of the two pipelines are skewed by an 1/2 cycle. This means that data can be transferred from one pipeline to the other in 1/2 cycle instead of a full cycle. The results written into one instantiation of the register file are forwarded to the other one in the next 1/2 cycle. The number of 128 entries is mentioned as a typical size of a Renamed Register file. The Execution Units can likewise forward their results to each other within the 1/2 cycle. It is said that the Execution Units may typically contain a floating point adder plus multimedia unit, a floating point multiplier plus multimedia unit, two integer units, a branch unit, a load address generator, a store address generator and a store data unit. Other configurations are possible (edit: likely). Both Pipelines communicate with the Load/Store unit and the data cache.

http://www.chip-architect.com/news/2000_09_27_double_pumped_core.html

Jetzt würde ich mal drauf spekulieren, dass der Bulldozer eine double pumped INT Pipline bekommt. Nicht wirklich SMT ... aber auch effektiv ^^

ciao

Alex

Dresdenboy · 28.04.2009

@Opteron:
Double pumped ist evtl. gar nicht so weit entfernt. Eins der Patente (Register File Arbitration) zeigt Vereinfachung (weniger Ports), das nächste mehr Pipeline-Stufen (dein Bild) für Fetch u. Decode (obwohl mit weniger Bezug), dann die vereinfachte AGU, die nur noch 2 Operanden auf einmal summiert usw.. Möglich wäre es schon.

Und mit Trace Cache bzw. Redirect Recovery Cache (in deinem Bild) u. anderen Helferlein kann ich mir das Design gut als z.B. double pumped oder auch generell deutlich höher getaktet vorstellen.

Aber ich muss mir nochmal das Pattern von ersten Patentierungen bis zum realen Design anschauen bzgl. der Zeiten.

Ge0rgy · 29.04.2009

Dresdenboy schrieb:
@Opteron:
Double pumped ist evtl. gar nicht so weit entfernt.

Ein Prozessor auf Pump

Na das kann ja was werden *lol*

Bobo_Oberon · 29.04.2009

AMD erwähnt Software Transaction Memory.

Mit dem experimentellen Tuning Tool ASF (Advanced Synchronization Facility), werden die Spekulationen von Dresdenboy und Opteron dezent bestätigt. Immerhin beschäftigt sich AMD offenbar damit, wie Multithreaded-Anwendungen effizienter ausgeführrt werden können ... und was mindestens ebenso aufhorchen lässt ... auch AMD beschäftigt sich mit Transaction Memory:

... The AMD Advanced Synchronization Facility (ASF) is an experimental instruction set extension for the AMD64 architecture that would provide new capabilities for efficient synchronization of access to shared data in highly multithreaded applications as well as operating system kernels.

ASF provides a means for software to inspect and update multiple shared memory locations atomically without having to rely on locks for mutual exclusion. It is intended to facilitate lock-free programming for highly concurrent shared data structures, allowing more complex and higher performance manipulation of such structures than is practical with traditional techniques based on compare-swap instructions such as CMPXCHG16B.

ASF code can also interoperate with lock-based code, or with Software Transactional Memory.

Some basic usage examples of ASF are provided in the specification. However, we expect the programming community could readily use the power and flexibility of ASF to implement very sophisticated, robust and innovative concurrent data structure algorithms, and we encourage such experimentation. AMD will be releasing a simulation framework in the near future to facilitate this. ...

"AMD "Advanced Synchronization Facility" Proposal".

Sun hat im Rock SMT speziell im CPU-Design auch für die Scout Threads vorgesehen, die Transaction Memory ermöglichen. Andernorts wird diese Technik auch als Helper Threads beschrieben. Intel ist jedenfalls auch daran schon länger dabei.

MFG Bobo(2009)

Opteron · 30.04.2009

Dresdenboy schrieb:
@Opteron:
Double pumped ist evtl. gar nicht so weit entfernt. Eins der Patente (Register File Arbitration) zeigt Vereinfachung (weniger Ports), das nächste mehr Pipeline-Stufen (dein Bild) für Fetch u. Decode (obwohl mit weniger Bezug), dann die vereinfachte AGU, die nur noch 2 Operanden auf einmal summiert usw.. Möglich wäre es schon.

Vielleicht spielt AMD ja das Netburst Lied:

The double frequency register file.
This file contains both the real x86 integer register set and the renamed registers which are used for speculative execution. The renamed registers can be retired to the real registers when it sure that the branch direction chosen by the branch prediction unit was the right one and that the speculative results of the renamed registers are valid. The register file runs also runs at the double frequency and thus contains 4 pipeline stages. It would have been possible to run the register file at the normal frequency but with twice the number of data ports. This however would have made the register-file four times bigger. The Intel designed team therefor decided to give it extra pipeline stages instead. Interesting is that the Elbrus design team uses this method to limit the size of the huge combined Integer / Floating point register file of their E2K processor. This seems much more achievable now that Intel does the same.

Für die AGUs gilt das auch, mehr hier:
http://www.chip-architect.com/news/2000_10_13_Willamette_MPF.html

Bobo_Oberon schrieb:
AMD erwähnt Software Transaction Memory.

Interessant, das PDF gibts seit August 2008 ... hätte ja nicht gedacht, dass die das jetzt schon einbauen.
Aber naja .. wann sonst ^^

ciao

Alex

P.S: Elbrus taucht auch überall auf ^^

Opteron · 02.05.2009

So kleine Info auch hier ... im K10 Thread gehts gerade hoch her, SSE5 ist gestrichen bzw. umbenannt:
http://www.planet3dnow.de/vbulletin/showthread.php?p=3931750#post3931750

Eingeführt werden die 256bit YMM Register, 256bit Befehle gibts soweit ich das sehe nur für die FPU ...

Eventuell kam das AMD sogar gelegen, da die 256bit Register wohl auch splitten können und somit 2 Threads besser mit einer gemeinsam benutzten FPU operieren können. Zumindest solange keine 256bit Befehle verwendet werden

ciao

Alex

TNT · 03.05.2009

Na, hier wird ja eifrig spekuliert aber leider steht ja bisher wohl sehr wenig Neues an fuer 2010 auf dem Desktop - wenn uns AMD nicht doch auch mit 6 Kernen dort begluecken will.

Hier im Forum oder schliesslich hier liest man ja durchaus positive Nachrichten, was den aktuellen Kampf um Marktanteilen angeht.
Mal abwarten, ob diese Zahlen sich halten lassen.

Fuer AMD waere das prima!

Cordelier · 03.05.2009

Im Gegensatz zu Herrn Riemann von PCGH entnehme ich dieser Nachricht ,das einer aus den TOP 3 der Mainboardhersteller seinen Produktionanteil von AMD-Boards vergrößert hat und weiter ausbauen will.
Wer kann das sein ? Asrock?

Opteron · 03.05.2009

Cordelier schrieb:
Im Gegensatz zu Herrn Riemann von PCGH entnehme ich dieser Nachricht ,das einer aus den TOP 3 der Mainboardhersteller seinen Produktionanteil von AMD-Boards vergrößert hat und weiter ausbauen will.
Wer kann das sein ? Asrock?

Da gabs doch schon bei Musics cebit Report die Aussage - ich glaub es war Sapphire- eines Herstellers, dass man über die AMD Nachfrage überrascht sei.

Hab mir das einigermaßen gemerkt, da ich mich gewundert hat, dass Sapphire das auffällt, die haben ja nicht gerade viel boards.

Kannst ja mal nachlesen, vielleicht irr ich mich auch, aber ich denke eher, dass das durch die Bank sein wird.

ciao

Alex

rkinet · 04.05.2009

TNT schrieb:
Na, hier wird ja eifrig spekuliert aber leider steht ja bisher wohl sehr wenig Neues an fuer 2010 auf dem Desktop - wenn uns AMD nicht doch auch mit 6 Kernen dort begluecken will.

Wobei 6 Cores einfach Kompromisse bei der TDP bedeuten würden.

Allenfalls unsymmetrisches takten, also 1-2* 3,x GHz und die anderen Cores eher 2 GHz und darunter oder 6* 2,5 GHz erscheint beim aktuellen K10 machbar.
Würde aber als Boost für viele Anwendungen vs. Quad ausreichen.

Als Contra zum 2*6-fach Core i7 (32nm ) durchaus sinnvoll und ggf. sogar vom Markt gefordert. Das wäre dann ein Phenom II X6.

---
http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1241649143

AMD organisiert sich um - Struktur aus vier Gruppen

Advanced Technology Group:

led by Chekib Akrout, 51: This new group will focus on developing AMD’s future technology innovation

Da kann man jetzt große Träume zu neuer Hardware für 2010 vergessen.
Die finden sich jetzt erst einmal und machen Pläne für die Zukunft.
Vielleicht gibts beim nächsten Analystentag für 2012 ff. dann neue Ideen.
Die Zeit davor scheint mir jetzt mit bereits verkündeten Produkten sich zu füllen.

TNT · 07.05.2009

So langsam nimmt die Palette an Prozessoren Form an...zumindest wenn man aktuell hier vorbeischaut.

Und hier sind neuste Entwicklungen was (Ex)SSE5 angeht...aber wohl erst nach 2010 fuer den Desktop...leider

Opteron · 08.05.2009

TNT schrieb:
Und hier sind neuste Entwicklungen was (Ex)SSE5 angeht...aber wohl erst nach 2010 fuer den Desktop...leider

Das ist schon wieder fast ne Woche alt:

Opteron schrieb:
So kleine Info auch hier ... im K10 Thread gehts gerade hoch her, SSE5 ist gestrichen bzw. umbenannt:
http://www.planet3dnow.de/vbulletin/showthread.php?p=3931750#post3931750

Gibt übrigens ne neue pdf Version 3.03, ist aber nichts Weltbewegendes, behebt nur einige Tippfehler.

Edit:
Aja, AMD plant für Bulldozer die ganze Latte der ganzen Erweiterungen zu unterstützen:

* XOP
* FMA4
* CVT16
* SSSE3
* SSE4.1
* SSE4.2
* AVX non-destructive instructions
* AVX 256-bit registers

I should have mentioned something about these. We intend to support all of it, with the possible exception of CVT16, which might not appear in the initial AVX-compatible products (hence the separate feature flag). We also intend to support Intel's AES and PCLMULQDQ extensions. And of course XSAVE/XRSTOR to handle YMM context switching.

Abgesehen vom eigenen CVT16 *chatt*

Quelle:
http://forums.amd.com/devblog/blogpost.cfm?catid=208&threadid=112934
(in den Kommentaren)

ciao

Alex

TNT · 08.05.2009

Opteron schrieb:
Das ist schon wieder fast ne Woche alt:

Gibt übrigens ne neue pdf Version 3.03, ist aber nichts Weltbewegendes, behebt nur einige Tippfehler. ...

Oh ja, das hatten wir dann schon mal - aber nun auch mit einem derartig lautenden Artikel..

!

Opteron schrieb:
Edit:
Aja, AMD plant für Bulldozer die ganze Latte der ganzen Erweiterungen zu unterstützen:

Abgesehen vom eigenen CVT16

Quelle:
http://forums.amd.com/devblog/blogpost.cfm?catid=208&threadid=112934
(in den Kommentaren)

ciao

Alex ...

Wenn man das so liest, dann will AMD soweit es geht 'alles' unterstuetzen (soweit noch moeglich) - laeuft man da nicht Gefahr quasi sich die DIE mit unnoetig voll zu stopfen, unnoetiger Validierungsaufwand etc. !?
Schliessen sich einige Erweiterungen nicht irgendwie aus!? Laasst sich alles gleichzeitig sinnvoll verwenden und bleibt man dann dennoch kompatibel?

Oder hat man einfach ExSSE5 in neue Terms verpackt!?

hot · 08.05.2009

Eher nicht. Wenn die FPU eh so komplex geplant ist (bis zu 256Bit) und das Frontend dazu passt, sind die Features nur Addon. BD muss von Anfang an so breit gefächtert geplant gewesen sein. Das Problem ist eher, dass die FPU in der Westmere Generation eben nicht so komplex ist und ein zu aufwändiges Redesign erfordern würde oder das Ganze unperformant würde. Vielleicht ist auch das Frontend unpassend, dass Intel zurückruderte. AMD ist ja grad mit dem Design durch, das war sozusagen ein optimaler Zeitpunkt zum reagieren. Jetzt hat AMD halt die Unterstützung für alles im Design drin. Warten wir mal ab, wieviel davon dann auch aktiv ist, wenn die CPU tatsächlich erscheint.

TNT · 08.05.2009

hot schrieb:
.... Jetzt hat AMD halt die Unterstützung für alles im Design drin. Warten wir mal ab, wieviel davon dann auch aktiv ist, wenn die CPU tatsächlich erscheint....

Gut bis dahin ist noch ein langer Weg - und fuer den Desktop 2010 wird das sicher nichts - dennoch muesste das Design und die Specs der CPU schon so gut wie in Stein gemeisselt sein - was dann am Ende rauskommen wird man dann sehen... in 2011

Opteron · 08.05.2009

TNT schrieb:
Gut bis dahin ist noch ein langer Weg - und fuer den Desktop 2010 wird das sicher nichts - dennoch muesste das Design und die Specs der CPU schon so gut wie in Stein gemeisselt sein - was dann am Ende rauskommen wird man dann sehen... in 2011

2010 kannst Du doch von vornherein ausschließen, Bulldozer ist doch erst für 2011 auf der Liste ...

ciao

Alex

TNT · 09.05.2009

Opteron schrieb:
2010 kannst Du doch von vornherein ausschließen, Bulldozer ist doch erst für 2011 auf der Liste ...

ciao

Alex

Ja, richtig Bulldozer oder wie auch immer das Baby nun heisst - aber irgendwie hatte ich die Hoffnung gehegt, dass irgendetwas dieser Goddies auch den Weg in eine Revision des aktuellen Design fliesst - und wenigstens ein etwas 'verbesserten' Core fuer den Desktop 2010 zu haben.

Vielleicht tue ich mich auch schwer zu glauben, dass da einfach nichts Neues ist fuer den Desktop in 2010 - alle Variationen des Cores kommen ja schon dieses Jahr auf den Markt...

Denn ich kann mir nicht vorstellen, dass es AMD vermag mit den aktuellen Design weiterhin im Performance Sektor zu bleiben.
Dem aktuellen QuadCore in 45nm traue ich hoechstens noch 3,6 - 3,8 Ghz zu - ohne dass die TDP explodiert und vielleicht doch noch bei 125 Watt gehalten werden (wenn AMD durch Fertigungsverbesserung den Durst etwas gestillt hat).
In 2010 wird ein AMD Quad mit 2,8 Ghz wohl eher absoluter Mainstream sein ... und ich moechte nicht wissen, wie dann die Erloessituation AMDs dann sein wird - da man ja auch (noch) im Net/Subnotebookbereich eher sehr duenn aufgestellt ist...

Ge0rgy · 09.05.2009

Mal abwarten wie sich im Mobilbereich die 45nm Turions schlagen. Vielleicht ist der Prozess ja bis dahin wirklich so gut geworden, dass die eine Überraschung werden... zumindest was die Low-Power-Schiene betrifft. Dass sie performancetechnisch nicht 1zu1 mit den core2 mithalten können ist ja bekannt, aber stört im Mobilbereich auch etwas weniger.

Hat nicht erst kürzlich hier jemand davon geredet, dass der K10 noch über kurz oder lang wenigstens SSE4.2 kriegen soll?
Das wäre doch schonmal eine Verbesserung und wieder featuremäßig on-par mit dem was Intel zu bieten hat (von larrabee mal abgesehen, der ist ne ganz andere Adresse)
Wenn die Fertigung günstig genug ist, dann lässt sich auch im Mainstream geld verdienen. Und ein Deneb auf 3,8GHz ist auch schonmal was.
Dass die AMDler sich nicht mal eben nen Nehalem-Killer für nächstes Jahr ausm Ärmel schütteln ist klar...

Ich denke dieses Gefühl kommt daher dass es in der IT-Branche quasi ein unding ist/war, die letzten Jahre, dass mal keine riesigen Ankündigungen fürs nächste Jahr existieren...
Die Krise und auch die beginnende Sättigung des Marktes, ausgedrückt z.B. durch den Netbook-Boom Sind etwas was es in den letzten 25 Jahren nie gab.
Die IT-Branche ist verwöhnt von rapidem Wachstum, tollen Innovationen und ständiger Weiterentwicklung etc.
Dass sich das irgendwann abbremst var vorherzusehen... nur ist es natürlich unheimlich für den Betrachter.
Dabei hab ich ironischerweise schon in den letztenJahren mehrfach den Wunsch von anwendern vernommen, dass das alles etwas langsamer gehen könnte, übersichtlicher etc. Und dass nicht eine heutige teure Investition, übermorgen schonwieder reif fürs Hardware Museum ist.

Sehen wirs doch mal ganz klar, 80% der "Normaluser" käme mit einem Athlon Dualcore mit 2GHZ und 2GB RAM einwandfrei zurecht.
Zumindest wenn man nicht gerade AERO Laufen lassen will.
Zumal man die mehrheit der Sicherheitfeatures von Vista, inkl. verbesserungen am Scheduler und Kernel (ASLR und co.) auch ohne das ganze Aero und sonstige Firlefanz hätte implementieren können, und das wäre immernoch deutlich sparsamer.
Das Problem sind also nicht sicherheitsrelevante, "ernste" Features, sondern der "huch ist das niedlich..." - Effekt.
Und der mus shalt bezahlt werden mit Hardware die die Reserven aht neben Interrupt-Verarbeitung, virenscanner und zig (sinnvollen) Hintergrundprozessen auch noch das Spielzeug zu animieren, dami der User ein besseres Gefühl hat.

Also sollten wir uns weniger Fragen was AMD 2010 gegen Intel in der Hand hat, sondern eher welche Zielgruppe am ehesten bedient werden muss um zu überleben.
Und das sind IMHO nicht die Dekstop-User mit 3GHZ Quadcores.

grüßchen
ich

aylano · 09.05.2009

Vielleicht tue ich mich auch schwer zu glauben, dass da einfach nichts Neues ist fuer den Desktop in 2010 - alle Variationen des Cores kommen ja schon dieses Jahr auf den Markt...

Bleib am Boden.
Im mainstream gibt es seit Mitte 2006 schon den K8-Dual und da hat sich bis heute auch bis auf TDP nicht viel getan. Das wird AMD schon überleben, wenn sei mal eineinhalb statt 3 Jahre mit dem neuen K10.5-Core ausharren müssen.

Dem aktuellen QuadCore in 45nm traue ich hoechstens noch 3,6 - 3,8 Ghz zu

Mitte 2006 hatte Intel den Core2-Dual mit 2,93Ghz am Markt geschmissen. Heute sind sie erst bei 3,33 GHz. Also, 400 Mhz innnerhalb von 3 Jahren. Sehr beeindruckend.

AMD konnte innerhalb von 4 Monaten den Takt um 200 Mhz erhöhen und ist nur mehr knapp hinter Intel.
Wenn AMD bis 2011 auf 3,6+ Ghz erhöhen kann, dann ist das schon sehr gut.
Intel hat höchstwahrscheinlich genug Reserven und können sicher AMD weiter auf Abstand halten. Aber so eine Situation wäre für AMD das geringste Problem, wenn man sich die AMD-Probleme der letzten 3 Jahren nochmals ansieht.

Außerdem kann es auch ein bischen anders kommen, wie man jetzt glaubt. Kurz vor RV770 hätte nie einer gedacht, dass AMD den Grafikmarkt so bestimmen wird und Nvidia krämpfhaft an der Einführung von GT200b & GT212 arbeiten wird.

Mal abwarten wie sich im Mobilbereich die 45nm Turions schlagen. Vielleicht ist der Prozess ja bis dahin wirklich so gut geworden, dass die eine Überraschung werden... zumindest was die Low-Power-Schiene betrifft. Dass sie performancetechnisch nicht 1zu1 mit den core2 mithalten können ist ja bekannt, aber stört im Mobilbereich auch etwas weniger.

Richtig, abwarten ist gut.
Denn nicht alle Intel-Notebook-CPUs mit Core2-Architektur sind gleich schnell.
Und dass Havendale & Notebook-Veriante gekillt wurden, hat sicher auch seinen Grund.

Meiner Meinung nach, ist der Idle-Verbrauch der aller wichtigste von Notebooks, wodurch Core2-Notebooks ihren guten Ruf haben. (Nebenbei ist dieser noch verdammt schnell und hat unteranderm wegen der 45nm-Fertigung viel höhre Ghz zahlen.)
Denn der Turion Ultra hätte ein ganz anderes Ansehen, wenn der Turion Ultra im Idle bzw. Surfen 6-8 Stunden statt 3-4 Stunden halten würde.
Deshalb bin ich so auf den Caspian-Idle verbrauch gespannt.

Ge0rgy · 09.05.2009

Nunja, ober RV770 -Vergleich hier passend ist...
Im Grafikbereich haben sie die Kurve dahingehend gekriegt, dass man sich von kostspieligen Monsterchips für max. Performance verabschiedet hat, einen kleinen & günsitg zu produzierenden Chip mit ansprechender Performance fabriziert, und davon notfalls für den HighEnd-Bereich eben zwei zusammenschaltet (crossfire).
Beim Prozessor scheinen sie den Weg eben Historisch bedingt (k10) andersrum zu gehen, man fabriziert ein großes Die und deaktiviert davon notfalls einige Teile... das ist zwar gut für die Yield-rate, aber ein Callisto kostet in der Herstellung damit genausoviel wie ein Deneb und erzielt viel weniger Verkaufspreis...
Daher ist das bei den Grafikchips viel geschickter angestellt worden.
Jedenfalls sollte AMD inzwischen auch gemerkt haben dass sie am IDLE-Verbrauch ihrer Turions arbeiten müssen. Die Performance ist ja mal nicht sooo schlecht. Auch wenn das bei K10-Kernen noch ne Ecke besser wäre (FPU bzw. SSE).
Vielleicht verschiebt sich ja der Regor deswegen bis zum Sankt Nimmerleinstag weil sie ihm ordentliches Tuning angedeihen lassen wollen und ggf. vielleicht tatsächlich auch für die Turions benutzen..!?
Würde doch passen... Turions (45nm) sind DC, Regor sind DC, beide angekündigt aber noch nicht "fertig"...

Opteron · 10.05.2009

Ge0rgy schrieb:
Hat nicht erst kürzlich hier jemand davon geredet, dass der K10 noch über kurz oder lang wenigstens SSE4.2 kriegen soll?

Nö, wenn dann war das SSE4.1

Nachdem sich herausgestellt hat, dass die ersten Fusion Chips nun doch K10 CPU Kerne haben anstatt Bulldozer, könnte ich mir vorstellen, dass AMD die vorzieht. 32nm soll in der FAB ja auch schon 2010 fertig sein.

Zumindest wüßte ich nicht, was solange dauern soll, dass man einen K10 Fusion erst 2011 brächte.

ciao

Alex

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