Spekulationsthread: Was kommt 2011+
- Ersteller Ge0rgy
- Erstellt am
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Doch das Problem gibts, war beim RV770 von Belang:
http://www.anandtech.com/show/2679/8
Ohne GDDR5 hätten sie wg. den dann benötigten 512bit einen größeren Chip bauen müssen.
Irgendwo gabs auch noch das Gerücht, das am Ende 800 statt 640 Shader raussprangen, da man die SPUs soweit geschrumpft hatte, und man die Fläche für das 256bit Interface so oder so brauchte, dass dann am Ende 800 SPUs draufpassten.
Aber keine Ahnung, ob es stimmt.
Zuletzt bearbeitet:
Danke auch dir.
Wenn mann die richtigen Stichwörter hat, Googelts sich schon leichter
Muss ich wohl meine Rechnung korrigieren:
Mit etwas Lücke sind wir bei 0,1mm pro Anschluss. Macht für 30 X 30 = 900 Pins sind 3mm x 3mm = 9mm² als Pi mal Daumen Rechnung.
Würde noch für nen 32nm Single Core reichen.
Aber nicht nießen beim bestücken
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Bulldozer Tape Out erst vor ein paar Wochen ?
Zu Bobcat gabs auch noch was:
Also sagen wir mal Pi*Daumen, dass 2 Bobcats so groß wie ein K10 sind. Durch den unterschiedlichen Fertigungsprozess ist das aber nicht genau in Zahlen vergleichen.
ciao
Alex
Oder ist das wieder irgendein Bilanzenquartal, das nicht mit dem Kalenderjahr übereinstimmt ?
Zu Bobcat gabs auch noch was:
http://seekingalpha.com/article/214781-advanced-micro-devices-inc-q2-2010-earnings-conference-call
Also sagen wir mal Pi*Daumen, dass 2 Bobcats so groß wie ein K10 sind. Durch den unterschiedlichen Fertigungsprozess ist das aber nicht genau in Zahlen vergleichen.
ciao
Alex
Zuletzt bearbeitet:
öhm... und wo genau ist das nun eine steigerung?
Wenn 2 BD kerne in 40nm (also kleiner gefertigt) so groß sind wie ein K10 kern (in 45nm?)...Hmm
ok, Halbierung der Fläche ist ja schonmal was aber im Falle von Ontario kommt noch die GPU dazu...
Passt das in irgend einer Form zu der Fläche die man bei der Demonstraion auf der Waferscheibe sehen konnte? - bin mir grade nicht sicher wie groß ein K10 Kern einzeln ist... !?
Second Quarter kann auch anfang April heißen
Wenn 2 BD kerne in 40nm (also kleiner gefertigt) so groß sind wie ein K10 kern (in 45nm?)...Hmm
ok, Halbierung der Fläche ist ja schonmal was aber im Falle von Ontario kommt noch die GPU dazu...
Passt das in irgend einer Form zu der Fläche die man bei der Demonstraion auf der Waferscheibe sehen konnte? - bin mir grade nicht sicher wie groß ein K10 Kern einzeln ist... !?
Second Quarter kann auch anfang April heißen
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Na 2 Threads anstelle von 1 in der gleichen Fläche
Tja wie die das gemeint haben ist unklar ... ob sie jetzt den K10 Kern auf 40nm runterskaliert haben, oder Bobcat auf 45nm hoch bzw. auf 32nm runter.. unklar.
Ja, aber das wär auch noch viel zu spät, w0mbat meinte ja, er hätte schon Lauffähiges zuvor gesehen ... das könnte dann höchstens ein 45nm Beta BD mit SSE5 geswesen sein ..Second Quarter kann auch anfang April heißen
ciao
Alex
Dresdenboy
Redaktion
☆☆☆☆☆☆
Darüber habe ich auch nachgedacht. Die Verschiebung wurde erst im März 2009 bekannt. Da wäre schon genug Vorarbeit geleistet worden, um ein begonnenes 45nm-Design zu Testzwecken als Prototypen herzustellen.
Dazu erinnere ich an Opteron (den echten
):- Verschiebungen
- 800 MHz Samples (nebenbei: bereits 2001 angekündigt) relativ früh vor dem richtigen Start öffentlich gezeigt
- beim Besuch der Fab in 2003 waren einige 180 nm Hammer/Opteron Wafer unter den ausgestellten zu finden
Das wäre also nicht ungewöhnlich, zumal der BD wie gesagt bereits verschoben wurde. Demnach wäre der Q2 Tapeout ein finaler.
Zuletzt bearbeitet:
aha vor paar tagen hies es doch das Thuban 1090T bis ende märz/2011 das Top Modell im Desktop bleiben wird, vor Q2/2011 wird das also nichts mehr mit BD für den Desktop, warum einige hier behauptet haben das das Tapeout gegen Q4/2010 war kp..oder es gab ein 2. Tapeout?
Vielleicht gibts für 2 Tape-Outs für 2 unterschiedliche Phasen.
Eines für das A-Stepping zum Entbuggen und dann ein B-Stepping.
K10 kam ja auch mit B2
gruffi
Grand Admiral Special
Es gibt nicht DAS Tapeout. Das jetzt angekündigte Tapeout sagt nur, dass das Design final ist. Nun geht es in der Phase von Validierung und Bugfixing. Das heisst aber nicht, dass es davor nicht schon Samples gab, aus einer früheren Entwicklungsphase.
OK thx für die erklärung
zum teil wurde BD wegen AVX & 32nm verschoben, 2 Jahre ist ne menge Zeit..die anderen gründe werden wir wohl nicht erfahren, evtl.gibt sowas wie ne RV770/870 storry...
Zuletzt bearbeitet:
Fakt ist, wenn w0mbat irgendwas lauffähiges gesehen hat, muss es schonmal zuvor was gegeben haben. Ob das frühe Entwicklungssamples waren oder BD-Prototypen der ersten Inkarnation in 45nm und mit SSE5 weiß der Himmel....
Jedenfalls können wir nur hoffen dass BD sich nicht weite verschiebt. Bis März 2011 ist noch lang...
Selbst mit Llano wirds immer enger wenn Intel SB launcht. Da hat auch im Desktop ein Thuban nicht mehr viel zu lachen...
Wie war das jetzt eigentlich mit AVX, SB bringt AVX wohl mit, allerdings ohne FMA-Support, oder wir hab ich das in erinnerung?
BD sollte das können...
Leider wird das wohl wiedermal dazu führen dass sich die SW an Intel orientiert und die interessantesten Features eines AMD-Chips brach liegen...
Jedenfalls können wir nur hoffen dass BD sich nicht weite verschiebt. Bis März 2011 ist noch lang...
Selbst mit Llano wirds immer enger wenn Intel SB launcht. Da hat auch im Desktop ein Thuban nicht mehr viel zu lachen...
Wie war das jetzt eigentlich mit AVX, SB bringt AVX wohl mit, allerdings ohne FMA-Support, oder wir hab ich das in erinnerung?
BD sollte das können...
Leider wird das wohl wiedermal dazu führen dass sich die SW an Intel orientiert und die interessantesten Features eines AMD-Chips brach liegen...
Dresdenboy
Redaktion
☆☆☆☆☆☆
Laut JF war ein weiterer Grund DDR3, vllt. wegen power.
Weitere Gründe könnten sein, dass man durch ATI etwas knapp bei Kasse war, kleinere Probleme mit Barcelona hatte und allgemein die Konjunktur den Bach runter ging.
Zuletzt bearbeitet:
Dresdenboy
Redaktion
☆☆☆☆☆☆
Das könnte man an den R&D Ausgaben sehen.
DDR3 ist doch nichts neues, wieso sollte das zu einer Verzögerung führen?
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Weil man auch den Uncorepart dafür entwerfen sollte ...
Sieht man doch aktuelle am K10, das Uncore ist für DDR2 entworfen ... 64bit @2 GHz. Das reicht schön für dual Channel DDR2-1000, aber ab dual DDR3-1066 wirds dann schon ein Flaschenhals.
Noch ne Überlegung zu den 4 INT Pipelines:
Macht auch dann Sinn, dass man ordentlich single-thread power im Turbo Mode hat, während der zweite Cluster deaktiviert ist. Eventuell würde der Vorteil den den Nachteil der unausgelasteten Pipes aufwiegen, den man im Parallelbetrieb hat. Der Effekt wird ja vermutlich eh noch durch ein paar Kniffe minimiert werden.
ciao
Alex
Zuletzt bearbeitet:
Ähm... Das versteh ich nun nicht.
Ich dachte es ist allgemein schwer 4 int cores gleichmäßig auszulasten weil der Code einfach nicht soviel ILP hergibt.... die alte 2-issue vs. 3-issue vs. 4-issue - Diskussion.
Das hat doch in erster linie mal garnix damit zu tun ob der zwilling Arbeit hat oder nicht...!?
Und inzwifern hat das vorhandensein der 4 Pipes mit dem turbomodus zu tun?
Das sind mit wie ohne turbo 4 Pipes.. deren Leistung theoretisch linear mit dem Takt ansteigt. Völlig egal ob turbo oder nicht.
Auch wenn es 3 wären wäre es das selbe.
Außer es taktet sich im turbomodus nur das frontend hoch, leifert also mehr instruktionen und das langsamer arbeitende Backend muss sich da da durch knabbern...
Aber wie sinnvoll ist es wohl einen Dicken decoder hochzutakten und die vergleichsweise schlanken Alus langsamer laufen zu lassen!?
Edit:
Mal etwas spinnerei... war nicht mal irgendwo angedacht dass es bei BD eine möglichkeit gäbe die Decoder zu umgehen und den chip mehr oder weniger direkt mit µOps zu füttern? - in dem Fall schaut die Geschichte mit den 4 ALUS wieder anders aus.... so eine art zweiter Befehlssatz der im HPC direkt genutzt werden kann um die letzten %te an Performance rauszuquetschen
Ich dachte es ist allgemein schwer 4 int cores gleichmäßig auszulasten weil der Code einfach nicht soviel ILP hergibt.... die alte 2-issue vs. 3-issue vs. 4-issue - Diskussion.
Das hat doch in erster linie mal garnix damit zu tun ob der zwilling Arbeit hat oder nicht...!?
Und inzwifern hat das vorhandensein der 4 Pipes mit dem turbomodus zu tun?
Das sind mit wie ohne turbo 4 Pipes.. deren Leistung theoretisch linear mit dem Takt ansteigt. Völlig egal ob turbo oder nicht.
Auch wenn es 3 wären wäre es das selbe.
Außer es taktet sich im turbomodus nur das frontend hoch, leifert also mehr instruktionen und das langsamer arbeitende Backend muss sich da da durch knabbern...
Aber wie sinnvoll ist es wohl einen Dicken decoder hochzutakten und die vergleichsweise schlanken Alus langsamer laufen zu lassen!?
Edit:
Mal etwas spinnerei... war nicht mal irgendwo angedacht dass es bei BD eine möglichkeit gäbe die Decoder zu umgehen und den chip mehr oder weniger direkt mit µOps zu füttern? - in dem Fall schaut die Geschichte mit den 4 ALUS wieder anders aus.... so eine art zweiter Befehlssatz der im HPC direkt genutzt werden kann um die letzten %te an Performance rauszuquetschen
Zuletzt bearbeitet:
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Lol, ja Turbo hab ich als Synonym für "der zweite Cluster ist aus" genommen, da kürzer
Das hochtakten interessiert nicht.
Die Sache mit der ILP stimmt, aber wenn man da nun unbedingt doch nach dem letzten Promille greifen will ... schließlich heißt das Ding Bulldozer nicht Dingsda.
Das mit den µOps füttern:
Naja, irgendwo müssen die Daten doch auch in die Pipeline ... da müßte es zw. I-Cache und Scheduler dann quasi ne Überhohlspur geben.
Weiß nicht, ob sich sowas lohnen würde ... würde das ganz doch nur wieder verkomplizieren...
In Zukunft wirds sowas wohl geben, vielleicht schon im BD Fusion. Da solls laut Patenten ja nen extra Decoder geben, vermutlich VLIW. Möglich, dass man über den dann auch die normalen INT Pipes schneller / besser füllen könnte, nicht nur die GPU Pipelines.
ciao
Alex
Das hochtakten interessiert nicht.
Die Sache mit der ILP stimmt, aber wenn man da nun unbedingt doch nach dem letzten Promille greifen will ... schließlich heißt das Ding Bulldozer nicht Dingsda.
Das mit den µOps füttern:
Naja, irgendwo müssen die Daten doch auch in die Pipeline ... da müßte es zw. I-Cache und Scheduler dann quasi ne Überhohlspur geben.
Weiß nicht, ob sich sowas lohnen würde ... würde das ganz doch nur wieder verkomplizieren...
In Zukunft wirds sowas wohl geben, vielleicht schon im BD Fusion. Da solls laut Patenten ja nen extra Decoder geben, vermutlich VLIW. Möglich, dass man über den dann auch die normalen INT Pipes schneller / besser füllen könnte, nicht nur die GPU Pipelines.
ciao
Alex
Zuletzt bearbeitet:
ja ne, der i-cache und scheduler könnten bleiben, der scheduler müsste ja immernoch die µops in die ALUs verteilen etc. aber man könnte sich den overhead mit dem decoder sparen. und kann die µOps doch theoretisch auch im i-cache spiechern (gg.f mit nem flag um den decoder zu umgehen) oder so... oder man legt sie gleich im trace cache ab *g*
ist ja nur so ne idee... ein decoder-Bypass....
ist ja nur so ne idee... ein decoder-Bypass....
Dresdenboy
Redaktion
☆☆☆☆☆☆
Ich empfehle als Abendlektüre die Folien von Lecture 15 von Mikko Lipasti (hat mit Intel zu tun):
http://ece752.ece.wisc.edu/#lecture
http://ece752.ece.wisc.edu/#lecture
Massenproduktion von Interlagos startet im 1. Halbjahr 2011
http://www.fudzilla.com/processors/processors/processors/amd-tapes-out-its-bulldozer-core
das Tape out von BD ist ja bestätigt, dieses Jahr sollten bestimmt einige Benches im Netz auftreten
http://www.fudzilla.com/processors/processors/processors/amd-tapes-out-its-bulldozer-core
das Tape out von BD ist ja bestätigt, dieses Jahr sollten bestimmt einige Benches im Netz auftreten
Zuletzt bearbeitet:
mibo
Grand Admiral Special
Dirk Meyer sprach ja von Fertigungsproblemen des 32 nm Prozess.
Im Anandtech-Forum schreibt jemand: "I'll ask around, last time I did the word was that glofo's beol dielectric had serious cracking and tddb issues after packaging."
Was ist ein "beol" Dielektrikum und was sind "tddb" Probleme? Kann mir das jemand erklären?
http://forums.anandtech.com/showpost.php?p=30137699&postcount=3
Im Anandtech-Forum schreibt jemand: "I'll ask around, last time I did the word was that glofo's beol dielectric had serious cracking and tddb issues after packaging."
Was ist ein "beol" Dielektrikum und was sind "tddb" Probleme? Kann mir das jemand erklären?
http://forums.anandtech.com/showpost.php?p=30137699&postcount=3
Ähnliche Themen
