Bulldozer rollt an....
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Dann ergibt das aber kein Sinn. Er kann mehr wissen als er zugibt, deswegen wird ja gerne sehr verklausuliert formuliert. Das er sich hinter einem Gerücht versteckt würde dafür sprechen. Definitiv ist es aber sicherlich nicht.
Das hat auch jeder gedacht bei der AM3 Kompatibilität als jeder MSI ausgelacht hat und am Ende die Aussagen doch Sinn ergaben. Bastian Fröhlich kenne ich zwar nicht, aber du darfst davon ausgehen, dass ein großer Partner wie Gigabyte mehr weiß als wir, denn die haben Bulldozer schon lange zum Testen und bekommen von AMD Infos, die uns nicht zur Verfügung stehen. Die Folien mit dem launch Datum ist auch nur für Partner vorgesehen gewesen, die unter NDA stehen. AMDs Partner werden also sehr wohl von AMD unterrichtet. Es reicht nicht nur wenn AMD dicht hält. Sonst gäbe es schon längt genauere Benchmarks von Bulldozer. Das Problem ist einfach, dass die Partner aus NDA Gründen nichts genaues sagen dürfen. Darunter würde auch eine mögliche Verschiebung fallen. Er könnte es somit nur andeuten so wie im Interview geschehen. Deswegen überzeugt mich das im Gegensatz zu dir nicht restlos.
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gruffi
Grand Admiral Special
Boulevardjournalismus vom Feinsten. Da setzt irgendjemand irgendwelche Gerüchte in den Raum und schon springen die Leute drauf an.
![:]](https://www.planet3dnow.de/vbulletin/images/smilies/rolleyes.gif "Augen rollen (sarkastisch) :]")
Dresdenboy
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Jetzt gibt es wohl das HotChips Paper zum Bulldozer (Folien kennen wir bereits) in der IEEE Micro: http://www.computer.org/portal/web/csdl/doi/10.1109/MM.2011.23
So mancher hier könnte es über die jeweilige Unibibliothek lesen können.
So mancher hier könnte es über die jeweilige Unibibliothek lesen können.
Opteron
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Jo, was mir im Halbschlaf aufgefallen ist, sind die L2 Latenzen, jetzt ist klar was das 18/20 Takte soll:
Weiteres "Morgen"
Edit:
Gibt noch ein 2. Paper, Titel: Design Solutions for the Bulldozer 32-nm SOI 2-Core Processor Module in an 8-Core CPU. Nur eine Seite, aber mit geballter Information, z.B:
L2 ist aus 6T Zellen aufgebaut:
gute Nacht
Alex
P.S: Bulldozer laut Gigabyte Sprecher eventuell von der jap. Erdbebenkatastrophe betroffen:
http://www.tech-review.de/include.php?path=content/articles.php&contentid=10984&page=5
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Markus Everson
Grand Admiral Special
Lies doch mal bitte richtig was gesagt wurde.
Laut Gigabyte Sprecher Gerüchte das Bulldozer eventuell von der jap. Erdbebenkatastrophe betroffen
Andere Gerüchte besagen das IvyBridge von der Erdbebenkatastrophe betroffen ist.
(und zwar seit eben als ich das Gerücht in die Welt gesetzt habe
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FredD
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Nein. Abseits der Pin-Kompatibilität stand die Möglichkeit der reinen Änderungen der Spezifikationen der Spannungsversorgung vom AM3+ gegenüber AM3 schon relativ früh im Raum. Das Verb "auslachen" passt in diesem Zusammenhang auch nicht ganz.
Dass das Interview bzw. das daraus resultierende Gerücht eine reine PR-Aktion ist, habe ich soweit als meine begründete Meinung kenntlich gemacht. Den Wissensvorsprung der Board-Partner möchte ich an sich nicht bezweifeln, doch sehe ich diesen, insbesondere bei einem derer Marketing-Sprecher, zum aktuellen Zeitpunkt als relativ gering an. Darüber, wie kurzfristig die Partner mit genauen Informationen zur Verfügbarkeit des Komplementärprodukts: CPU versorgt werden, können wir ebenfalls nur spekulieren. Ich tippe da eher auf einen recht chaotischen Prozess in der Vertriebsabteilung von AMD bis kurz vor Ende der jeweiligen Abgabetermine.
Wenn deine Aussagen auch grundsätzlich der Wirklichkeit entsprächen, sehe ich in diesem speziellen Fall aufgrund Inhalt und Art der Aussagen keinen informativen Mehrgehalt, bzw. eben eine reine PR-Aktion.
Bobo_Oberon
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Das bewerte ich in so fern als Quatsch, weil ausgerechnet Dresden EBEN NICHT Wafer aus Asien, bzw. Japan bekommt.
Das sind gute alte Teutsche/Franzmann-Wafer (SOI-Wafer!!!) von Soitec in Zusammenarbeit mit Wacker-Chemie.
Was die Feinchemikalien angeht zur Chipproduktion, da könnte womöglich eine Delle im Angebot von japanischen Chemiekonzernen geben - Aber es ist ja nicht so, dass die Tradition der deutschen Chemieindustrie komplett aufgehört hat.
Ich frage mich dann schon eher wer Interesse daran hat hier Gerüchte und Verunsicherung in die Märkte zu bringen.
Nachtrag: Mir fiel noch ein, wo noch ein weiterer CPU-Produktionsengpass bestehen könnte ... das wäre die Chipendverpckung. Also der Schritt wo die Dice auf einem CPU-Träger "geklebt" werden. Aber auch das ist in diesem Falle unkritisch. Die weltweit größten Volumen werden in den Philippinen und Malaysia zusammengeleimt und seit einigen Jahren verstärkt auch von der VR-China. Also sehr deutlich weit entfernt vom japanischen Tsunami- und Erdbeben-Katastrophengebiet.
MFG Bobo(2011)
Dresdenboy
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@Opteron:
Danke schonmal. Lohnt sich ja. Da werde ich mal abends (jetzt ists ja schön draußen) den Account meiner Freundin bemühen ^^
Hier noch das Bobcat-Paper: http://www.computer.org/portal/web/csdl/doi/10.1109/MM.2011.2
Danke schonmal. Lohnt sich ja. Da werde ich mal abends (jetzt ists ja schön draußen) den Account meiner Freundin bemühen ^^
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Opteron
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Hm ich schrieb doch "eventuell" betroffen, womit hast Du ein Problem ?Lies doch mal bitte richtig was gesagt wurde.
Laut Gigabyte Sprecher Gerüchte das Bulldozer eventuell von der jap. Erdbebenkatastrophe betroffen
Andere Gerüchte besagen das IvyBridge von der Erdbebenkatastrophe betroffen ist.
(und zwar seit eben als ich das Gerücht in die Welt gesetzt habe
Ein Gerücht kann wahr oder falsch sein, deswegen schrieb ich "evenutell", eventuell ist es wahr, eventuell falsch
An die hab ich auch gedacht, aber ich wollte es mal zur Diskussion stellen
Produziert Soitec denn 100% selbst ? Vielleicht bekommen die ja die Si Wafer zugeliefert und tragen nur die SOI Schicht auf
Auch ne gute Frage, gestern Nacht dachte ich mir noch, der Gigabyte Type müßte sich auskennen, aber jetzt bei Tageslicht betrachtet, steht das auch zur Diskussion, er ist ja kein Chiptechniker, lebt also auch nur vom Hörensagen.
Jo, das ist weit weg. Frage ist echt, wer da Gerüchte streuen will ... falls es Intel wäre, könnte man fast mutmaßen, dass sie Angst vor BD haben und noch schnell genügend Sandys losschlagen wollen.
Die ganzen Session Papers sind auch online, wie schon oben gesagt nur 1 Seite, aber alles ganz interessant, kein Geschwafel, sondern 1a Daten. Gibt im L3 Paper z.B. nen Shmoo Plot des L3:
Titel: "An 8MB Level-3 Cache in 32nm SOI with Column ..."
Interessant ist die Associativity, kann man die auswählen ?
Ansonsten siehts für OC ganz gut aus, 3 GHz bei 1,2V-1,3V hören sich schon ok an ^^
Wenn ich die Bandbreite richtig rechne, dann bedeutet das 256bit Anbindung, oder ? 307GByte/s geteilt durch 2,4 GHz mal 8bits = 1023,333 bits geteilt durch 4 (subcaches) = 256bits. Also 256bit pro 2MB Block. Wäre dann "etwas" besser als die aktuellen 64bits für 6MB
Klänge gut, endlich mal ne dicke Cache Anbindung, und das ist nur der L3
Die Rechnerei hätte ich mir sparen können, steht ja schwarz auf weiß in nem Schema:
2x140bit lesen, 1x140bit schreiben. Der Unterschied zu 128bit sollten aufs Konto von ECC u.ä, gehen.
Hmm, hatten wir schon die Übersicht der INT Cluster ? Kann mich nur an die FPU bei Hiroshige erinnern, na für den Fall der Fälle:
Noch was zu den AGLUs:
Also neben LEA noch INC Instruktions, das wäre damit auch geklärt.
Und noch was zur IPC:
Damit ist dann auch mal klar, dass die IPC zumindest nicht geringer ist
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@Opteron
Interessante Infos
Oder habe ich die Grafik falsch verstanden.
Was bedeutet eigentlich der Übergang von Pass auf Fail bzw. Pass und Fail überhaupt??
Interessante Infos
Wobei 1,2-1,3 Volt bei 3 Ghz hört sich für mich jetz nicht so viel an, wenn 32nm nur bis 1,3 Volt geht, während 45nm beim K10-1,4 Volt so um 3,6 Ghz schafft.
Oder habe ich die Grafik falsch verstanden.
Was bedeutet eigentlich der Übergang von Pass auf Fail bzw. Pass und Fail überhaupt??
Wie hoch ist FO4 beim K10??
Bobo_Oberon
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Das lese ich so nicht heraus....
Und noch was zur IPC: Damit ist dann auch mal klar, dass die IPC zumindest nicht geringer ist
Das klingt für mich wie die Projektforderung unter unterschiedlichsten Bedingungen die Rechenleistung pro Takt annähernd konstant zu halten.
Oder im Umkehrschluß bedeutet dies, dass bis zum K10 es auch Bedingungen gab, wo die IPC des K7/K8/K10 deutlich sank.
MFG Bobo(2011)
Markus Everson
Grand Admiral Special
Die Aussage "eventuell betroffen" stammt nicht von GB, das ist worauf ich hinweisen wollte.
Opteron
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L3
Jo, wobei annähernd konstant eben was deutlich anderes als eine geringere IPC ist
Das kapier ich jetzt nicht, wo gabs denn Fälle das die IPC von K7->K8->k10 sank ? Selbst in den Projektanforderungen wird das kaum gestanden sein.
Wo ist der Unterschied zw.: "Markus hat laut Gerüchten im Lotto gewonnen", und "Markus hat eventuell im Lotto gewonnen" ?
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Markus Everson
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L3
Wo ist der Unterschied zw.: "Markus hat laut Gerüchten im Lotto gewonnen", und "Markus hat eventuell im Lotto gewonnen" ?
um den Vergleich nicht überzustrapazieren passe ich ihn an:
Der Unterschied zw.: "Markus ist laut Gerüchten schwul", und "Gigabyte Sprecher: Markus ist eventuell schwul" besteht darin das im zweiten Fall Gigabyte, vertreten durch ihren Sprecher, diese Aussage trifft.
(die Aussage hat keinen persönlichen Bezug zu mir und wurde gewählt weil sie ebenso "geschäftsschädigend" wäre wie die Aussage das Bulldozer sich verspätet)
Zuletzt bearbeitet:
/OT Das wäre jetzt sehr interessant zu wissen, welches Geschäft Du betreiben müsstest, damit Dein vermeintliches Schwulsein auch nur annähernd so geschäftsschädigend wäre wie ein verspäteter Bulldozer (abgesehen vom Fussball in der ersten Liga...)
Bobo_Oberon
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Das meinte ich ja auch nicht
Aber du kannst dich noch an Postings erinnern, wo der Durchsatz von SSE2 vom P4 und dem ersten K8 miteinander verglichen wurden?
Da gab es mitunter deutliche Unterschiede in der IPC von Intel und AMD in deren Microarchitekturen - und selbst deren jeweiligen Nachfolgechips haben Feintunig bekommen, so dass der Durchsatz gesteigert wurde.
Nicht desto Trotz haben Intel und AMD aber dennoch Empfehlungen gegeben welche Code-Mischungen bitte tunlichst zu vermeiden sind - damit die Pipeline immer schön gefüllt wird.
Ich vermute, dass AMD die Pipeline beim Bulldozer weniger selten auslaufen lässt - bzw. es nicht ganz so krumm nimmt, wenn die Pipeline geleert wird, weil eine falsche Vorhersage gemacht wurde
Ich für mein Teil halte mich jedenfalls heraus wie der K10 und Bulldozer bei gleichen Takt (und ohne Turbo) vergleichbar schnell sind.
Wäre schon schön, wenn AMD diese merkwürdige K10-Bandbreitenbremse zwischen Northbridge, L3-Cache und RAM im Bulldozer beseitigt hätte.
MFG Bobo(2011)
Prozessorgeflüster: "Von Latenzen und Compilern"
Inhalt:
1. Bedenken bei der IPC von Bulldozer
2. Der Intel Compiler 12.0 scheint einige der Bremsen für AMD gelockert zu haben:
@ AMD Opteron
Intel C/C++ 11.1 0,93 / 1,24 (SPECint_2006base / SPECfp_2006base)
Intel C/C++ 12.0 1,10 / 1,42 (SPECint_2006base / SPECfp_2006base)
andere Compiler 1,00 / 1,00 (SPECint_2006base / SPECfp_2006base)*
*best of Visual Studio 2010 und PGI
Inhalt:
1. Bedenken bei der IPC von Bulldozer
2. Der Intel Compiler 12.0 scheint einige der Bremsen für AMD gelockert zu haben:
@ AMD Opteron
Intel C/C++ 11.1 0,93 / 1,24 (SPECint_2006base / SPECfp_2006base)
Intel C/C++ 12.0 1,10 / 1,42 (SPECint_2006base / SPECfp_2006base)
andere Compiler 1,00 / 1,00 (SPECint_2006base / SPECfp_2006base)*
*best of Visual Studio 2010 und PGI
Zuletzt bearbeitet:
3100 Mhz Basis & 4100 Mhz Boost ist optimistisch angegeben für Desktop, dann hat Interlagos erst recht mehr Takt als MC.
Kann mich noch errinern als JF-AMD schrieb man wird hohe Takte sehen aber keine 5 Ghz, das Ziel bleibt bis 2012 also über 4 Ghz, wenn Enhanced BD 2012 mehr IPC schaft, dann ist hoher Takt über 4Ghz nicht mehr wichtig, hoffen wir das AMD das Design dann stärker machen wird, neue Instructionen sind vielleicht drin.
Kann mich noch errinern als JF-AMD schrieb man wird hohe Takte sehen aber keine 5 Ghz, das Ziel bleibt bis 2012 also über 4 Ghz, wenn Enhanced BD 2012 mehr IPC schaft, dann ist hoher Takt über 4Ghz nicht mehr wichtig, hoffen wir das AMD das Design dann stärker machen wird, neue Instructionen sind vielleicht drin.
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Opteron
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Hm, ja die ersten B3 K8 waren wegen nem Bug relativ schlecht im SSE2 Durchsatz. Meinst Du das ? Das wäre dann aber nur ein Bug, was unabhängig von der projektierten / geplanten IPC ist.Das meinte ich ja auch nicht
Aber du kannst dich noch an Postings erinnern, wo der Durchsatz von SSE2 vom P4 und dem ersten K8 miteinander verglichen wurden?
Laut Plan hat AMD mind. die gleiche IPC für BD wie für K10 angesetzt, aber wenn wieder ein TLB Bug dazwischen kommt, wird daraus natürlich nichts werden.
Oder verstehe ich Dich immer noch falsch ? Bin mir wirklich nicht sicher, auf was Du genau hinaus willst.
Klar, dafür wird ja der ganze Kleinkram gemacht, je besser die Pipeline gefüllt ist, desto mehr IPC aufgrund weniger Wartezeiten.Schon alleine der neue Scheduler sollte die eine Pipe weniger gut ausgleichen, dazu dann noch die 3x LD/STr Ops, mehr Bandbreite allgemein, bessere Dec mit MOp Fusion, oder auch ein Loop Buffer / Trace Cache etc (wobei ich mir da zZt unsicher bin, ob das nicht erst in BDVer2 kommt) alles um die Pipe voll zu halten.
Wie besagt, laut Plan sollte plus/minus 0 rauskommen, abzüglich Bugs. Da muss man selbstverständlich zw. Theorie und Praxis unterscheiden.
Damit kann man nach dem Schaubild wohl ausgehen. Ist zwar "nur" die L3 Anbindung, aber die Crossbaranbindung sollte dann auch etwas breiter sein, 128bit sehe ich als Minimum.
Jo sieht gut aus. Frag mich nur, wieso da soviele Bilder doppelt sind (und nein, ich bin gerade nüchtern ^^) aber egal .. Lieber doppelte Info statt gar keiner
Na die 4GHz Turbo Typen werden die 4 Kerner 2 Moduler sein. Ist ja +1GHz, wäre logisch, wenn der 4 Moduler mit doppelt sovielen Kernen "nur" +500Mhz abbekommt. Der 6core halt irgendwo dazwischen.
Gibt zb. drei 2820 Modelle, alle mit 2,8 GHz und dann Turbostufen:
3600,3700,3800 Mhz. Sollte dann logischerweise X8/X6/X4 sein.
Ebenfalls gibts drei 3020 Modelle, alle mit 3,0 Ghz und Turbo bei:
3600, 3900, 4000.
Spitzenmodell ist der 3220, den es nur in einer Ausführung mit 3200/3700 GHz gibt. Bei dem kleinen Turboboost, ist das wohl auch ein 8core.
Bin mal gespannt, wie groß der Unterschied zu dem 2820 8core ausfällt. Der hat per Turbo ja auch 3,6 Ghz. Falls das jeweils für alle Kerne gelten sollte, sollte da nicht viel Unterschied sein ...
Die Frage ist eher, wieviel "übliche" Programme mit ICC compiliert sind ...
Danach rechne ich mal ca. 1-2 Jahre. Sowas dauert.
ciao
Alex
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EDIT :
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Nochwas, AsRock schmeißt die AM3+ Marketingmaschine an, und nennt ein paar Unterschiede:
a) AM3+ braucht 145A Spitze anstatt 110A bei AM3
b) AM3+ hat nen schnelleren PowerController Anschluss, 3,4MHz statt 400kHz
c) AM3+ unterstützt load-line calibration (gibts bei Intel schon länger)
d) AM3+ hat weniger "Noise", d.h. bessere Signalqualität
e) AM3+ bzw. der schwarze AM3b hat größere Löcher ... naja, ob das wichtig ist ...
http://www.asrock.com/news/events/2011AM3+/
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