Fertigungstechnologie; Doch nicht das Ende der Si Basistechnologie?
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Bobo_Oberon
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Es gibt Aktivitäten für SOI-Fertigungstechnik jenseits von 32nm. Das ist in so fern interessant, weil für 28nm offenbar keine große Fertigung mit Soitecs Wafern geplant ist. Zwar gehört auch TSMC zu den Partnern der Franzosen, aber in der Praxis hält sich der größte Auftragsfertiger zurück.
Hingegen scheinen sich AMD/GlobalFondries, IBM und ST Microelectronic weiterhin für die SOI-Technik zu interessieren. Das "Problem" mit FinFets/3D-Transistoren sind die "dünnen" Finnen an der Transistoroberfläche. Jedenfalls setzt sich EDN.com damit konstruktiv kritisch damit auseinander und bringt die Lager auf den Punkt wer auf FinFets vs Planare MOS FETs, setzt und wie sich die SOI-Befürworter/Vermeider positionieren:
"The next transistor: planar, fins, and SOI at 22 nm" Seite 1 &
"The next transistor: planar, fins, and SOI at 22 nm -- Fins and the rest of us" auf der zweiten Seite [EDN.com] (19.Juli.2011)
Interessant ist auch eine aktuelle Kostenrechnung von fdSOI gegenüber bulk CMOS für die Fertigungstechnik bei 22/20nm. Zwar ist SOI teurer, aber laut den Experten von IC Knowledge LLC nur im einstelligen Prozentbereich eines fertigen Wafers mit den gewünschten Halbleiterchips:
Natürlich muss man bei der zuletzt erwähnten Quelle vorsichtig sein, weil Soitec selbst dieses Paper verlinkt. Aber es muss etwas "dran" sein an der Meldung, denn die EV Group (EVG) bringt Belichtungs-Tools auf den Markt, die für 450 mm Wafer vorbereitet sind.
Das ist so fern bemerkenswert, weil bis auf Intel, TSMC und Samsung alle anderen Semis diese neue Wafergröße schauen, wie der Teufel das Weihwasser:
"EV Group Unveils Industry's First Wafer Bonding System for 450mm Silicon-On-Insulator Semiconductor Wafers " [evgroup.com] (11.Juli.2011)
Der Grund zur Vorsicht in der Branche zur Wafer jenseits der Pizza-Wafer (300 mm) sind die hohen Umrüstungskosten der bisherigen Tools auf die neuen breiteren Durchmesser mit 450 mm. Intel, TSMC und Samsung sind praktisch auch nur noch die wenigen Halbleitergiganten, die konsequent seit über 10 Jahren jährlich mehr als 1 Milliarde US-Dollar für Ausrüstung/Umrüstungen investiert haben. Alle anderen Manufakturen haben immer wieder auch mal die Investitionen zurückgedreht und ein "Sabbat-Jahr" mit geringeren Ausgaben eingelegt.
Und wer hat in den letzten Jahren von Intel, TSMC und Samsung sich für SOI-Fertigung interessiert? Es ist allenfalls Samsung, welche ja auch im Forschungsverbund rund um IBM vertreten ist. Das macht die Meldung mit 450 mm Wafern so interessant im Zusammenhang mit SOI-Fertigungstechnik.
Mit anderen Worten: SOI ist nicht tot jenseits von 32nm Fertigungstechnik! Es sind "lediglich" noch nicht alle Karten bei den Halbleiter-Fabs der Öffentlichkeit gegenüber aufgedeckt worden.
MFG Bobo(2011) Martin Bobowsky
Hingegen scheinen sich AMD/GlobalFondries, IBM und ST Microelectronic weiterhin für die SOI-Technik zu interessieren. Das "Problem" mit FinFets/3D-Transistoren sind die "dünnen" Finnen an der Transistoroberfläche. Jedenfalls setzt sich EDN.com damit konstruktiv kritisch damit auseinander und bringt die Lager auf den Punkt wer auf FinFets vs Planare MOS FETs, setzt und wie sich die SOI-Befürworter/Vermeider positionieren:
"The next transistor: planar, fins, and SOI at 22 nm" Seite 1 &
"The next transistor: planar, fins, and SOI at 22 nm -- Fins and the rest of us" auf der zweiten Seite [EDN.com] (19.Juli.2011)
Interessant ist auch eine aktuelle Kostenrechnung von fdSOI gegenüber bulk CMOS für die Fertigungstechnik bei 22/20nm. Zwar ist SOI teurer, aber laut den Experten von IC Knowledge LLC nur im einstelligen Prozentbereich eines fertigen Wafers mit den gewünschten Halbleiterchips:
Quelle [PDF]
Natürlich muss man bei der zuletzt erwähnten Quelle vorsichtig sein, weil Soitec selbst dieses Paper verlinkt. Aber es muss etwas "dran" sein an der Meldung, denn die EV Group (EVG) bringt Belichtungs-Tools auf den Markt, die für 450 mm Wafer vorbereitet sind.
Das ist so fern bemerkenswert, weil bis auf Intel, TSMC und Samsung alle anderen Semis diese neue Wafergröße schauen, wie der Teufel das Weihwasser:
"EV Group Unveils Industry's First Wafer Bonding System for 450mm Silicon-On-Insulator Semiconductor Wafers " [evgroup.com] (11.Juli.2011)
Der Grund zur Vorsicht in der Branche zur Wafer jenseits der Pizza-Wafer (300 mm) sind die hohen Umrüstungskosten der bisherigen Tools auf die neuen breiteren Durchmesser mit 450 mm. Intel, TSMC und Samsung sind praktisch auch nur noch die wenigen Halbleitergiganten, die konsequent seit über 10 Jahren jährlich mehr als 1 Milliarde US-Dollar für Ausrüstung/Umrüstungen investiert haben. Alle anderen Manufakturen haben immer wieder auch mal die Investitionen zurückgedreht und ein "Sabbat-Jahr" mit geringeren Ausgaben eingelegt.
Und wer hat in den letzten Jahren von Intel, TSMC und Samsung sich für SOI-Fertigung interessiert? Es ist allenfalls Samsung, welche ja auch im Forschungsverbund rund um IBM vertreten ist. Das macht die Meldung mit 450 mm Wafern so interessant im Zusammenhang mit SOI-Fertigungstechnik.
Mit anderen Worten: SOI ist nicht tot jenseits von 32nm Fertigungstechnik! Es sind "lediglich" noch nicht alle Karten bei den Halbleiter-Fabs der Öffentlichkeit gegenüber aufgedeckt worden.
MFG Bobo(2011) Martin Bobowsky
Bobo_Oberon
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Und weiter gehts zu Meldungen rund um SOI-Fertigungstechnik.
Entgegen den bestehenden Vorurteilen in Presse und Forendenke scheint die minimale Strukturbreite bei SOI-Chips noch nicht in Stein gemeißelt zu sein. Nein, da beschreibt die ersten beiden Meldungen, dass fully-depleted planares SOI positioniert wird gegen die konkurrierende Technik der FinFETs/3D-Transistoren. Und die Grenzen werden derzeit bei SOI auf 14nm und kleiner eingeschrupft - jedenfalls in den forschenden Entwicklerlabors. In wie weit irgendwann damit auch Serien-Prozessoren vom Band purzeln ist noch offen.
Das Forschungsinstitut Leti schickt den CEO Laurent Malier bei der SEMICON West in den Ring: "Inside Leti: FDSOI, 3D packaging, Si photonics work"
"Soitec's extreme SOI: Scalable below 14nm"
Die Sicht von Applied Materials beschreibt Balaji Chandrasekaran in der Meldung "Transistor Evolution Drives Wide-Ranging Research". Sozusagen ein aktueller Rund- und Ausblick im Reich der Halbleiterfertigung aus dem Jahr 2011.
Etwas historischer ist der Artikel "Plugging the leaks. As physical limits bite, electronic engineers must build ever cleverer transistors". Darin werden aber auch die aktuellen Limitierungen und potenziellen Grenzen der aktuellen Fertigungstechnik beschrieben. Interessant ist auch die graphische Darstellung wichtiger Halbleiterfertigungstechniken - vom Anbeginn der Erfindung eines Halbleitertransistors (1947) bis hin zu Multi Gates Transistoren (Ankündigung 2011 von Intel 22nm-Serienprodukte damit zu fertigen).
Was AMD und GlobalFoundries daraus machen ist noch eine eigenständige Frage. Tatsache ist, dass IBM, Samsung auch praktische Fertigungskompetenz für SOI besitzen, wie auch die aufgekaufte Foundry Chartered - welche ja nun Bestandteil von AMDs einstmaliger Fertigungsstätte ist.
MFG Bobo(2011) Martin Bobowsky
Entgegen den bestehenden Vorurteilen in Presse und Forendenke scheint die minimale Strukturbreite bei SOI-Chips noch nicht in Stein gemeißelt zu sein. Nein, da beschreibt die ersten beiden Meldungen, dass fully-depleted planares SOI positioniert wird gegen die konkurrierende Technik der FinFETs/3D-Transistoren. Und die Grenzen werden derzeit bei SOI auf 14nm und kleiner eingeschrupft - jedenfalls in den forschenden Entwicklerlabors. In wie weit irgendwann damit auch Serien-Prozessoren vom Band purzeln ist noch offen.
Das Forschungsinstitut Leti schickt den CEO Laurent Malier bei der SEMICON West in den Ring: "Inside Leti: FDSOI, 3D packaging, Si photonics work"
"Soitec's extreme SOI: Scalable below 14nm"
Die Sicht von Applied Materials beschreibt Balaji Chandrasekaran in der Meldung "Transistor Evolution Drives Wide-Ranging Research". Sozusagen ein aktueller Rund- und Ausblick im Reich der Halbleiterfertigung aus dem Jahr 2011.
Etwas historischer ist der Artikel "Plugging the leaks. As physical limits bite, electronic engineers must build ever cleverer transistors". Darin werden aber auch die aktuellen Limitierungen und potenziellen Grenzen der aktuellen Fertigungstechnik beschrieben. Interessant ist auch die graphische Darstellung wichtiger Halbleiterfertigungstechniken - vom Anbeginn der Erfindung eines Halbleitertransistors (1947) bis hin zu Multi Gates Transistoren (Ankündigung 2011 von Intel 22nm-Serienprodukte damit zu fertigen).
Was AMD und GlobalFoundries daraus machen ist noch eine eigenständige Frage. Tatsache ist, dass IBM, Samsung auch praktische Fertigungskompetenz für SOI besitzen, wie auch die aufgekaufte Foundry Chartered - welche ja nun Bestandteil von AMDs einstmaliger Fertigungsstätte ist.
MFG Bobo(2011) Martin Bobowsky
Bobo_Oberon
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Wer nutzt SOI-Technik? GlobalFoundries, IBM, Freescale? Falsch auch NXP nutzt diese Technik: "NXP Announces First-Ever Best Supplier Awards".
"Planar versus FinFET Debate Continues at GTC 2011" Trigates auch bei GlobalFoundrires, allerdings erst ab 14nm. Und selbst bei dieser Strukturbreite will der Konzern immer noch auch planare Designs fertigen. Wohl dann eher für SOC aber weniger für High-Performance Prozessoren. Jedenfalls lassen sich auch 0,8 - 0,7 Volt auch vermutlich mit planarer SOI-Technik bei diesem Node erreichen.
Ein Zwischenstand, was IBM unbemerkt in der Öffentlichkeit noch in 45nm SOI fertigt - dabei sind Supercomputerchips, Nintendo-CPUs und Prozessoren, die das Denken von natürlichen Gehirnen nachahmen: "What can you do with 45nm SOI? A lot, it turns out".
Überhaupt glänzt die Webseite http://eda360insider.wordpress.com voller Semitech-Infos. Ein Beispiel ist die Meldung "Want to know the three lessons for GLOBALFOUNDRIES from its 28nm high-K, metal-gate development?":
Oder folgendes: "GLOBALFOUNDRIES’ 28nm process comes in three flavors. Which is right for you?" mit dem Link zu Cadence und der Ergänzung für 20nm: "How much faster will 20nm be?".
Und als Nachtisch noch die folgende Meldung: "GLOBALFOUNDRIES talks FinFETs, EUV, 14nm, ETSOI. Any other bleeding-edge chipmaking terms you wanted to hear?".
Eine Menge Holz - die ich aber jetzt leider nicht weiter kommentieren kann
MFG Bobo(2011) Martin Bobowsky
"Planar versus FinFET Debate Continues at GTC 2011" Trigates auch bei GlobalFoundrires, allerdings erst ab 14nm. Und selbst bei dieser Strukturbreite will der Konzern immer noch auch planare Designs fertigen. Wohl dann eher für SOC aber weniger für High-Performance Prozessoren. Jedenfalls lassen sich auch 0,8 - 0,7 Volt auch vermutlich mit planarer SOI-Technik bei diesem Node erreichen.
Ein Zwischenstand, was IBM unbemerkt in der Öffentlichkeit noch in 45nm SOI fertigt - dabei sind Supercomputerchips, Nintendo-CPUs und Prozessoren, die das Denken von natürlichen Gehirnen nachahmen: "What can you do with 45nm SOI? A lot, it turns out".
Überhaupt glänzt die Webseite http://eda360insider.wordpress.com voller Semitech-Infos. Ein Beispiel ist die Meldung "Want to know the three lessons for GLOBALFOUNDRIES from its 28nm high-K, metal-gate development?":
Oder folgendes: "GLOBALFOUNDRIES’ 28nm process comes in three flavors. Which is right for you?" mit dem Link zu Cadence und der Ergänzung für 20nm: "How much faster will 20nm be?".
Und als Nachtisch noch die folgende Meldung: "GLOBALFOUNDRIES talks FinFETs, EUV, 14nm, ETSOI. Any other bleeding-edge chipmaking terms you wanted to hear?".
Eine Menge Holz - die ich aber jetzt leider nicht weiter kommentieren kann
MFG Bobo(2011) Martin Bobowsky
Eigentlich hab ich nichts inhaltliches beizutragen und versteh auch nur die Hälfte, aber ich finde es interessant zu lesen und möchte kurz Feedback geben, dass deine aufwendigen Beiträge durchaus gelesen werden!
Bobo_Oberon
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Erst mal Danke RavenTS.
Ich will nun den Inhalt der Links etwas eindeutschen, falls die Links mal verschwunden sein sollten.
Es folgt ein Extrakt aus der Meldung: "GLOBALFOUNDRIES talks FinFETs, EUV, 14nm, ETSOI. Any other bleeding-edge chipmaking terms you wanted to hear?"
Glofo 2014 - 2015
Der Senior VP of Technology and R&D Gregg Bartlett sprach bei der GlobalFoundries Hausmesse (Ende August/Anfang September 2011) über die Jahre 2014 und 2015. In der Zweiten Phase des 20nm Nodes will AMDs Ex-Fab EUV Lithographie (extreme UV) verwenden. Der vorrangige Standort wird dafür erst mal die neue Fab in New York Luther Forrest sein.
EUV!
Eine kleine Ewigkeit sind die Wunderhoffnungen zu EUV schon her. In der Zwischenphase haben vor allem die Nasslithographie (immersion lithography)
, Optical Parameter Correction (OPC) und Source-Mask Optimization (SMO) die Kluft zwischen Ankündigung und Praxiseinsatz ausgefüllt. An sich soll sogar bei 20nm EUV noch gar nicht notwendig sein - es soll den Lernprozess aber optimieren.
Seitdem hatte das Dresdner Maskenwerk schon circa 60 EUV-Maskensätze ausgeliefert - denn schon im Frühjahr 2008 stellte AMD zusammen mit IBM erste 45nm Chips mit EUV-Belichtungstechnik vor.
2014/15 EUV Serienfertigung
In der letzten Hälfte des Jahres 2012 soll eine EUV-Anlage für den Produktivbetrieb in der New Yorker Fab 8 installiert werden. Wobei die Produktion von Serienchips dann fürs Jahr 2014/2015 geplant ist (2 - 3 Jahre vom Einbau des "EUV-Tools" bis zur regulären Serienfertigung!). Bei 14nm scheint aber die neue Lithographie gesetzt zu sein!
14nm: FinFETs, ETSOI
Die dreidimensionalen Gates hingegen werden erst ab 14nm genutzt. Bis dahin will GlobalFoundries sich auf herkömmliche planare Chipfertigung verlassen. Der Vorteil liegt in den geringeren Spannungen im Vergleich zu den flachen Transistordesigns. Allerdings sprach Gregg Bartlett auch noch von SOI-Fertigung in 14nm Technik. Diese Verfeinerung nennt sich dann ETSOI = Extremely Thin Silicon On Insulator.
MFG Bobo(2011) Martin Bobowsky
Ich will nun den Inhalt der Links etwas eindeutschen, falls die Links mal verschwunden sein sollten.
Es folgt ein Extrakt aus der Meldung: "GLOBALFOUNDRIES talks FinFETs, EUV, 14nm, ETSOI. Any other bleeding-edge chipmaking terms you wanted to hear?"
Glofo 2014 - 2015
Der Senior VP of Technology and R&D Gregg Bartlett sprach bei der GlobalFoundries Hausmesse (Ende August/Anfang September 2011) über die Jahre 2014 und 2015. In der Zweiten Phase des 20nm Nodes will AMDs Ex-Fab EUV Lithographie (extreme UV) verwenden. Der vorrangige Standort wird dafür erst mal die neue Fab in New York Luther Forrest sein.
EUV!
Eine kleine Ewigkeit sind die Wunderhoffnungen zu EUV schon her. In der Zwischenphase haben vor allem die Nasslithographie (immersion lithography)
, Optical Parameter Correction (OPC) und Source-Mask Optimization (SMO) die Kluft zwischen Ankündigung und Praxiseinsatz ausgefüllt. An sich soll sogar bei 20nm EUV noch gar nicht notwendig sein - es soll den Lernprozess aber optimieren.
Seitdem hatte das Dresdner Maskenwerk schon circa 60 EUV-Maskensätze ausgeliefert - denn schon im Frühjahr 2008 stellte AMD zusammen mit IBM erste 45nm Chips mit EUV-Belichtungstechnik vor.
2014/15 EUV Serienfertigung
In der letzten Hälfte des Jahres 2012 soll eine EUV-Anlage für den Produktivbetrieb in der New Yorker Fab 8 installiert werden. Wobei die Produktion von Serienchips dann fürs Jahr 2014/2015 geplant ist (2 - 3 Jahre vom Einbau des "EUV-Tools" bis zur regulären Serienfertigung!). Bei 14nm scheint aber die neue Lithographie gesetzt zu sein!
14nm: FinFETs, ETSOI
Die dreidimensionalen Gates hingegen werden erst ab 14nm genutzt. Bis dahin will GlobalFoundries sich auf herkömmliche planare Chipfertigung verlassen. Der Vorteil liegt in den geringeren Spannungen im Vergleich zu den flachen Transistordesigns. Allerdings sprach Gregg Bartlett auch noch von SOI-Fertigung in 14nm Technik. Diese Verfeinerung nennt sich dann ETSOI = Extremely Thin Silicon On Insulator.
MFG Bobo(2011) Martin Bobowsky
Opteron
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Da es gerade im BD Thread Thema war, BSN hat da letztens ne GF Folie gepostet:
Da steht 28nm SHP; und SHP war bisher immer SOI. Könnte sich nun natürlich durch irgendwelche Innovationen ändern, aber erstmal ist es ein deutliches Indiz pro-SOI. Außerdem war ja der 28nm HPP Prozess schon recht "innovativ", da sollte für SHP nicht mehr viel Neues außer SOI kommen.
Edit:
Hab mir mal die obigen Links auch zu Gemüte geführt, irgendwie kannte ich den Thread hier noch nicht (Asche auf mein Haupt ^^).
Da kommt man zu diesem Blog Eintrag:
http://www.cadence.com/Community/bl...course-for-28nm-20nm-and-beyond.aspx?CMP=home
Und da steht 28nm SHP auch schon drin:
Komischerweise steht da aber nicht bei, dass er neu ist, stattdessen wird eher der Samsung 28nm LHP Prozess als neu angeprießen:
ciao
Alex
Da steht 28nm SHP; und SHP war bisher immer SOI. Könnte sich nun natürlich durch irgendwelche Innovationen ändern, aber erstmal ist es ein deutliches Indiz pro-SOI. Außerdem war ja der 28nm HPP Prozess schon recht "innovativ", da sollte für SHP nicht mehr viel Neues außer SOI kommen.
Edit:
Hab mir mal die obigen Links auch zu Gemüte geführt, irgendwie kannte ich den Thread hier noch nicht (Asche auf mein Haupt ^^).
Da kommt man zu diesem Blog Eintrag:
http://www.cadence.com/Community/bl...course-for-28nm-20nm-and-beyond.aspx?CMP=home
Und da steht 28nm SHP auch schon drin:
Komischerweise steht da aber nicht bei, dass er neu ist, stattdessen wird eher der Samsung 28nm LHP Prozess als neu angeprießen:
ciao
Alex
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SPawner
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Kein 22nm SHP Prozess. Somit ist es fast sicher, dass AMD GPUs, CPUs und APUs nur noch in einer Strukturgröße anbieten wird. Also 20nm GPUs, CPUs und APUs statt 22nm CPUs/APUs und 20nm GPUs (und APUs).
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Woerns
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Leider sticht mir dieser Thread wegen seiner Positionierung unterhalb des Spekulationsbereiches nicht ins Auge, obwohl er ja eher hierher gehört, sofern seine Inhalte so ordentlich recherchiert und eben nicht spekuliert sind.
@Thema
Ich sehe ja durchaus den 28nm SHP, aber nirgendwo steht SOI dran. Anscheinend scheut Glofo es wie der Teufel das Weihwasser, das Kürzel "SOI" in den Mund zu nehmen.
Solange ich das nicht sehe, ist SOI für mich unwahrscheinlich. Es macht doch auch mehr Sinn, sowohl CPU wie auch GPU in demselben Prozess herzustellen, sofern man auch APUs anbieten will. Von mir aus darf die GPU auch mal einen Zwischennode mehr mitnehmen als die CPU, trotzdem bleiben Synergien.
Für GPUs ist bulk gesetzt. Für die CPU ist bisher nichts gesetzt.
MfG
@Thema
Ich sehe ja durchaus den 28nm SHP, aber nirgendwo steht SOI dran. Anscheinend scheut Glofo es wie der Teufel das Weihwasser, das Kürzel "SOI" in den Mund zu nehmen.
Solange ich das nicht sehe, ist SOI für mich unwahrscheinlich. Es macht doch auch mehr Sinn, sowohl CPU wie auch GPU in demselben Prozess herzustellen, sofern man auch APUs anbieten will. Von mir aus darf die GPU auch mal einen Zwischennode mehr mitnehmen als die CPU, trotzdem bleiben Synergien.
Für GPUs ist bulk gesetzt. Für die CPU ist bisher nichts gesetzt.
MfG
Das steht aber auch kein HKMG, ULK oder sonst was. Ich würd da nicht zuviel hineininterprätieren. SHP kann eigentlich nur SOI sein, da 32nm SHP auch SOI ist und AMD sehr sehr sehr sehr sehr sehr sicher nicht von SOI abrücken wird, immerhin ist die neue BD-Architektur genau dafür designt und das muss jetzt erstmal 4 Generationen halten. Das ist die letzte Sache, die man einfach mal so eben ändern könnte innerhalb eines Architekturzyklus bei hoch getakteten CPUs.
Danach kann sich das evtl. ändern, vorher nicht.
Danach kann sich das evtl. ändern, vorher nicht.
Woerns
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@Opteron
Danke für die Antwort im anderen Thread.
An die obige Folie kann ich mich erinnern, leider kommt sie wohl von BSN und ist nicht bei GF zu finden. Was bei GF steht, ist nach wie vor verwirrend, und ich mutmaße Absicht dahinter, dass GF sich nicht klarer ausdrückt. Man will nicht unnötig "Gibt's bei uns nicht" sagen, oder man ist gegenüber dem Kunden (AMD) in der Pflicht, sich nicht in die Karten sehen zu lassen.
Bei GF finde ich:
"...Our 28nm technologies are based on industry-standard bulk silicon substrates and utilize the same HKMG gate stack as our 32nm-SHP..."
Klare Aussage: 28nm ist bulk!
Und wichtig für weiter unten: GF hat kein Problem damit, seine 28nm bulk Prozesse (Äpfel) mit seinem 32nm-SHP Prozess zu vergleichen, der ja afaik nur von AMD auf SOI (Birne) Anwendung findet. (Oder weiß jemand was von einer Fertigung für Dritte auf 32nm bulk SHP bei GF?)
Dann:
"...And since the 28nm technology is a direct shrink of 32nm, customers will benefit greatly from the high-volume ramp of our 32nm-SHP technology."
32nm SHP ist SOI (Kunde: AMD), also auch 28nm SHP, könnte man doch meinen, oder? Hätte man nicht oben schon so lachs Äpfel mit Birnen verglichen...
Um die Haare weiter zu spalten, kann man das letzte Zitat in zwei Hälften zerlegen und den ersten Teil "...And since the 28nm technology is a direct shrink of 32nm..." als Allgemeinaussage betrachten, aus der dann willkürlich Teil zwei folgt.
Zusammengefasst sehe ich die Aussagen, dass GFs 28nm Prozesse bulk sein werden, es einen 28nm Prozess gibt, der wie bei 32nm SOI SHP genannt wird und dieser 28nm Prozess gate first und HKMG verwendet. Zu 28nm SOI gibt es keine Aussage, man kann es nur schließen, wenn man den widersprüchlichen Semitalk gutwillig dahingehend interpretiert.
MfG
.
EDIT :
.
Der andere Thread wird leider gerade zu dem Thema zugespamt, was habe ich nur getan?
Dabei wird von SOI pauschal gesprochen. Dass der Wechsel von pdSOI zu fdSOI mit völlig unterschiedlichen Charakteristika unterhalb von 32/28nm ansteht, weiß dort keiner. FdSOI ist vor allem für die stromsparenderen Prozesse interessant, also für mobile Geräte mit z.B. ARM Kernen. Das hat nichts mehr mit Bulldozer zu tun. Sondern ist für die anderen mehr als 100 Kunden von GF relevant. Für die hat Ajit Manocha auch seine Klarstellung pressemitgeteilt.
MfG
Danke für die Antwort im anderen Thread.
An die obige Folie kann ich mich erinnern, leider kommt sie wohl von BSN und ist nicht bei GF zu finden. Was bei GF steht, ist nach wie vor verwirrend, und ich mutmaße Absicht dahinter, dass GF sich nicht klarer ausdrückt. Man will nicht unnötig "Gibt's bei uns nicht" sagen, oder man ist gegenüber dem Kunden (AMD) in der Pflicht, sich nicht in die Karten sehen zu lassen.
Bei GF finde ich:
"...Our 28nm technologies are based on industry-standard bulk silicon substrates and utilize the same HKMG gate stack as our 32nm-SHP..."
Klare Aussage: 28nm ist bulk!
Und wichtig für weiter unten: GF hat kein Problem damit, seine 28nm bulk Prozesse (Äpfel) mit seinem 32nm-SHP Prozess zu vergleichen, der ja afaik nur von AMD auf SOI (Birne) Anwendung findet. (Oder weiß jemand was von einer Fertigung für Dritte auf 32nm bulk SHP bei GF?)
Dann:
"...And since the 28nm technology is a direct shrink of 32nm, customers will benefit greatly from the high-volume ramp of our 32nm-SHP technology."
32nm SHP ist SOI (Kunde: AMD), also auch 28nm SHP, könnte man doch meinen, oder? Hätte man nicht oben schon so lachs Äpfel mit Birnen verglichen...
Um die Haare weiter zu spalten, kann man das letzte Zitat in zwei Hälften zerlegen und den ersten Teil "...And since the 28nm technology is a direct shrink of 32nm..." als Allgemeinaussage betrachten, aus der dann willkürlich Teil zwei folgt.
Zusammengefasst sehe ich die Aussagen, dass GFs 28nm Prozesse bulk sein werden, es einen 28nm Prozess gibt, der wie bei 32nm SOI SHP genannt wird und dieser 28nm Prozess gate first und HKMG verwendet. Zu 28nm SOI gibt es keine Aussage, man kann es nur schließen, wenn man den widersprüchlichen Semitalk gutwillig dahingehend interpretiert.
MfG
.
EDIT :
.
Der andere Thread wird leider gerade zu dem Thema zugespamt, was habe ich nur getan?
Dabei wird von SOI pauschal gesprochen. Dass der Wechsel von pdSOI zu fdSOI mit völlig unterschiedlichen Charakteristika unterhalb von 32/28nm ansteht, weiß dort keiner. FdSOI ist vor allem für die stromsparenderen Prozesse interessant, also für mobile Geräte mit z.B. ARM Kernen. Das hat nichts mehr mit Bulldozer zu tun. Sondern ist für die anderen mehr als 100 Kunden von GF relevant. Für die hat Ajit Manocha auch seine Klarstellung pressemitgeteilt.
MfG
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Opteron
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Ne, wenns nur das wäre, wäre ich auch noch skeptisch. Aber der zweite Schluß ist wg. des bereits verbesserten HPP Prozesses. Wie schon gesagt sehe ich außer SOI keine weiteren dicken Verbesserungen, die ne abermalige Umbenennung von HP auf HPP und dann SHP rechtfertigen.
Die Foilen bei BSN ist vom GF techicl conference, in dem Fall kann man denen schon glauben, das ist Orginalware. Nur die GF Webseite ist halt veraltet.
Ist man von AMD ja eh gewohnt, macht wohl die gleiche Firma ^^
Woerns
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Ich glaube gerne, dass die Folie echt ist, auch wenn von BSN.
Nur steht da nicht mehr drin als auf der Seite von GF. Und zwar das Wort "28nm-SHP". Das war's. Der Rest sind unsere unterschiedlichen Schlussfolgerungen. Da gestehe ich jedem seine eigene Ansicht zu.
Wir können ja gerne im Nachhinein auf das Thema zurück kommen. Und wer dann richtig getippt hat, bekommt einen Smiley:
BTW interessiere ich mich auch deshalb für das SOI-oder-Nicht-SOI-Thema, weil ich die Soitec Aktie verfolge.
MfG
Nur steht da nicht mehr drin als auf der Seite von GF. Und zwar das Wort "28nm-SHP". Das war's. Der Rest sind unsere unterschiedlichen Schlussfolgerungen. Da gestehe ich jedem seine eigene Ansicht zu.
Wir können ja gerne im Nachhinein auf das Thema zurück kommen. Und wer dann richtig getippt hat, bekommt einen Smiley:
BTW interessiere ich mich auch deshalb für das SOI-oder-Nicht-SOI-Thema, weil ich die Soitec Aktie verfolge.
MfG
Zudem habt ihr 28nm HPM vergessen. Also z.B. AMD GPU. (wobei glaube nur Bulk)
GF hat viele Kunden, daher kann man sich nicht sicher sein, was noch so hergestellt wird.
GF hat viele Kunden, daher kann man sich nicht sicher sein, was noch so hergestellt wird.
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Woerns
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deadohiosky
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Es gibt dazu eine Folie für Kunden, online habe ich das Teil noch nicht gesehen.
Kann man so nicht sagen, mich hatte nur eine Bezeichnung verwundert und bin dann zu einer Folie gekommen in der diverse Anwendungsbereiche gezeigt werden. Mit dem Zusatz "AMD GPU".
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Woerns
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Und diese "AMD GPU" bezog sich auf Globalfoundries? Und da war nicht etwa die integrierte 32nm SOI GPU des Llano gemeint?
Wo gab es denn die Folie, im Internet?
MfG
PS: Du meinst hoffentlich nicht den HPM Prozess von TSMC?
Wo gab es denn die Folie, im Internet?
MfG
PS: Du meinst hoffentlich nicht den HPM Prozess von TSMC?
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Bobo_Oberon
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Man möge mir verzeihen, dass ich meinen Uraltthread "schände".
Soeben flatterte mir eine Mail von Xilinx zu. Bemerkenswert dabei finde ich, dass nicht nur über die eigenen aktuellen FPGAs gesprochen wird, sondern auch über die Nachfolger.
Auch heute noch sind FPGAs eine Halbleiterfamilie, die in den modernsten Fertigungsnodes gefertigt werden, jedenfalls deren Spitzenprodukte. Stand derzeit bei Xilinx (dem "Erfinder" der FPGAs)sind 28nm, wie bei AMDs und Nvidias GPUs auch.
Xilnx spricht nun über die nächste Generation der Virtex- und Kintex-Familie. Nach 28nm werden 20- und 16nm folgen. Aber nicht nur das, sondern es folgt der Wechsel von planaren Transistoren zu FinFET UND offenbar zu Chipstacking, also das Stapeln und "verkleben" von Dice (und RAM).
Und wofür das Ganze?:
Link zur "Ultrascale Architektur"
Ach ja, und wo wir doch bei dem aktuellen Stand 2013 und deren Ausblick sind. Intel nun ausgeschiedener CTO (Chief Technology Officer) Justin Rattner, spricht entspannt auf Technology Review über die aktuellen sichtbaren Grenzen der aktuellen Halbleitertechnik: "Da lauert ein Problem am Horizont"
Eines vorweg - EUV-Lithografie scheint immer noch zu teuer für die Massenproduktion zu sein.
MFG Bobo(2013) Martin Bobowsky
Soeben flatterte mir eine Mail von Xilinx zu. Bemerkenswert dabei finde ich, dass nicht nur über die eigenen aktuellen FPGAs gesprochen wird, sondern auch über die Nachfolger.
Auch heute noch sind FPGAs eine Halbleiterfamilie, die in den modernsten Fertigungsnodes gefertigt werden, jedenfalls deren Spitzenprodukte. Stand derzeit bei Xilinx (dem "Erfinder" der FPGAs)sind 28nm, wie bei AMDs und Nvidias GPUs auch.
Xilnx spricht nun über die nächste Generation der Virtex- und Kintex-Familie. Nach 28nm werden 20- und 16nm folgen. Aber nicht nur das, sondern es folgt der Wechsel von planaren Transistoren zu FinFET UND offenbar zu Chipstacking, also das Stapeln und "verkleben" von Dice (und RAM).
Und wofür das Ganze?:
Link zur "Ultrascale Architektur"
Ach ja, und wo wir doch bei dem aktuellen Stand 2013 und deren Ausblick sind. Intel nun ausgeschiedener CTO (Chief Technology Officer) Justin Rattner, spricht entspannt auf Technology Review über die aktuellen sichtbaren Grenzen der aktuellen Halbleitertechnik: "Da lauert ein Problem am Horizont"
Eines vorweg - EUV-Lithografie scheint immer noch zu teuer für die Massenproduktion zu sein.
MFG Bobo(2013) Martin Bobowsky
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