AMD kündigt nächste Generation der stromsparenden Turion64-Prozessoren an

Der Prozessorhersteller AMD hat auf dem Mobile-Forum in Nizza Details zur nächsten Generation seiner stromsparenden Turion64-Prozessoren bekannt gegeben.

Aufbauen wird der neue Kern auf dem Design des K8L (<a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1147818769">wir berichteten</a>) mit einer Strukturbreite von 65nm, die ihm erlaubt im Vergleich zur 90nm-Version deutlich stromsparender zu arbeiten. Weitere Energieeinsparungen erwartet AMD durch eine separate Stromversorgung der Kerne und Speichercontroller, so dass bei nur einem ausgelasteten Kern die Spannung des Inaktiven abgesenkt werden kann.
Noch nicht entschieden ist, ob AMD einen Shared-Cache verwenden wird, der auch bei Prozessoren der Core-Architektur aus dem Hause Intel zum Einsatz kommt.

Für den Mobilbereich ist eine Dualcore-Version geplant.

<b>Quelle:</b> <a href="http://www.heise.de/newsticker/meldung/78765/from/rss09" target="b">heise-online</a>

Sollte es nicht auch einmal einen Mobilprozessor mit eigenständiger Architektur von AMD geben?

Oder wurde dieses Projekt inzwischen nach der Fusion von Mobil und Desktop Sparte bei Intel auf Eis gelegt?

SPINA schrieb:

Sollte es nicht auch einmal einen Mobilprozessor mit eigenständiger Architektur von AMD geben?

Oder wurde dieses Projekt inzwischen nach der Fusion von Mobil und Desktop Sparte bei Intel auf Eis gelegt?

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Der Gedanke kam mir auch gerade ... vielleicht ist es ja eine Ente. Schließlich ist auch nicht ganz klar, was der "K8L" nun schlussendlich ist. Ausser Rev. H .. aber da entstehen wohl schnell Mißverständisse.
Naja mal abwarten ...

ciao

Alex

P.S: OT aber zum Lachen:
Intels torrenza Nachbau:
http://www.anandtech.com/tradeshows/showdoc.aspx?i=2842&p=3
Frühestens 1 Jahr später als die AMD Lösung, nicht einmal die Spezifikation ist fertig, aber die Animationen sind recht hübsch. Die Marketingabteilung bei Intel ist einfach die beste, die es gibt

alGeroN schrieb:

Noch nicht entschieden ist, ob AMD einen Shared-Cache verwenden wird, der auch bei Prozessoren der Core-Architektur aus dem Hause Intel zum Einsatz kommt.

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Lt. Heise wäre dies eine Umdefinition eines L3 zu einem gemeinsamen L2, wobei die L2-Bänke des K8L Designs verschwinden würden.

Ein 2M-shared Cache würde AMD mehr Transistoren und Chipfläche kosten, dafür aber deutlich mehr Cache für Single-Applikationen zur Verfügung stehen als bei 2* 512k-L2.
Bei teildefektem Cache wäre immer noch 1M-shared (oder vielleicht sogar 1,5M-shared) machbar, was auch besser als 2* 256k klingt.

Zudem haben wir im Mobilbereich eher lahme DDR-2 Riegel und dann kommt oft noch die onboard-Grafik dazu.

Im Markting macht sich 2* 512k im Vergleich zum 4M-Merom auch schlecht.

Interessant daß noch AMD-intern diskutiert wird. Tippe mal, die Ingenieure lassen gerade mal 'kastrierte' Quad-Core durch eine lange Liste an Applikationen laufen und das Management muss dann endgültig entscheiden.

Sollte es nicht auch einmal einen Mobilprozessor mit eigenständiger Architektur von AMD geben?

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So wie es auf der AMD Analysten Day gezeigt wurde und so wie ich es verstanden haben, gibts ein Team, dass von der Architektur-Basis a la K8L zu einem Mobilprozessor optimiert.

aylano schrieb:

So wie es auf der AMD Analysten Day gezeigt wurde und so wie ich es verstanden haben, gibts ein Team, dass von der Architektur-Basis a la K8L zu einem Mobilprozessor optimiert.

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http://www.computerbase.de/news/har.../2006/juni/amd_analyst_day_neue_roadmap_2008/

AMD spricht 'nur' von neuer Architektur für 2007, was eben K8L und Hypertransport 3.0 bedeutet.
Auch kommt ja noch einiges an Basis-Entwicklumgen wie vituelle I/O, was sehr ähnliche Cores vernünftig erscheinen läßt.
Zudem baut Intel jetzt auch die gleichen Cores von Mobil bis Server.

aylano schrieb:

So wie es auf der AMD Analysten Day gezeigt wurde und so wie ich es verstanden haben, gibts ein Team, dass von der Architektur-Basis a la K8L zu einem Mobilprozessor optimiert.

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Das würde dann rechentechnisch genauso aussehen, hätte aber fertigungstechnische Unterschiede aufzuweisen, d.h. wäre mehr auf Stromsparbetrieb bei relativ geringen Taktraten ausgelegt, im Gegensatz zu Desktop/Server-CPUs, wo die Performance im Vordergrund steht und man dabei "nur" versucht, unter bestimmten Obergrenzen zu bleiben.

rkinet schrieb:

Lt. Heise wäre dies eine Umdefinition eines L3 zu einem gemeinsamen L2, wobei die L2-Bänke des K8L Designs verschwinden würden.

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Möglich, aber wohl komplizierter im Redesign als wenn man einfach beide Cachelevel existieren läßt und nur verkleinert (z.B. 2x256kB L2 plus 1x512kB L3 - ergäbe einen glatten MB - allerdings sind die L2s schon so klein, daß das Halbieren gar nicht so viel bringt, vielleicht läßt man sie also bei je 512kB). Würde genauso Diefläche einsparen, ohne daß man wesentlich die Cacheverwaltung umstricken muß.

Sprich man schneidet sozusagen nur was raus aus den Quadcore, etwa so wie ich die rote Linie reingemalt hab:

Verkündet zumindest die mir bisher unbekannte seite laptoplogic:

http://www.laptoplogic.com/news/detail.php?id=1477&PHPSESSID=0581a2512342fa15e3a8581e761c05c4

Also lieber mal nicht bierernst nehmen, allerdings passt es ja ins Bild, da die nächsten Turions ja erst mal wieder "nur" stromsparende Desktopchips sind.

ciao

Alex

So ganz neu ist das ganze ja auch nicht, wenn man sich die ersten Bulldozer Dies-Shots anschaut kann man den eigentlichen Kern recht leicht als k8l/rev. h/new archicture Kern ohne die zweite FPU erkennen.
Man sollte eher auf die Feinheiten achten, so scheint es beim Bulldozer eine getrennte Spannungsversorgung für die Kerne zu geben, was beim Quadcore k8l wohl nicht der Fall sein wird.

OBrian schrieb:

Möglich, aber wohl komplizierter im Redesign als wenn man einfach beide Cachelevel existieren läßt und nur verkleinert (z.B. 2x256kB L2 plus 1x512kB L3 - ergäbe einen glatten MB - allerdings sind die L2s schon so klein, daß das Halbieren gar nicht so viel bringt, vielleicht läßt man sie also bei je 512kB).

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AMD kann ja neben der Quad-K8L Entwicklung sich schon lange Gedanken zum Dual-Core oder Mobilchip gemacht haben, oder ?

Im Mobilbereich zählt jeder Schaltungsvorgang negativ beim Strombedarf.
Damit ist ein dreistufiges Cache-Design schon fast vom Tisch.

Bleibe also die 2* 512k o. 2* 1M Lösung oder eben 2M shared übrig.

Gemäß obigen Bild könnte AMD die L2-Blöcke streichen (= 4Blöcke mit zusammen 1M) und an die Stelle der unteren Cores einfach 8 Blöcke = 2M integrieren.
Paßt optisch fast rein, oder ?

Oder wie jenes Bild für den 65nm Mobilchip: http://pc.watch.impress.co.jp/docs/2006/0622/kaigai04.jpg
2* 1M L2 oder 1* 2M shared liegen da nicht weit voneinader entfernt
(Achtung: die L2-Abmessungen sind deutlich höher als beim Quad, scheint ein älteres Schema zu sein)

Headman schrieb:

Man sollte eher auf die Feinheiten achten, so scheint es beim Bulldozer eine getrennte Spannungsversorgung für die Kerne zu geben, was beim Quadcore k8l wohl nicht der Fall sein wird.

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AMD verwendet 3 getrennte Stromversorgungen beim Quad-Core.

rkinet schrieb:

AMD verwendet 3 getrennte Stromversorgungen beim Quad-Core.

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Ja, aber die eigentlichen Kerne haben nur eine gemeinsame Versorgung, die anderen beiden sind für HT sowie den Speichercontroller.

Der Mobil-Core hat aber möglicherweise eine getrennte Versorgung für die Kerne.

Headman schrieb:

So ganz neu ist das ganze ja auch nicht, wenn man sich die ersten Bulldozer Dies-Shots anschaut kann man den eigentlichen Kern recht leicht als k8l/rev. h/new archicture Kern ohne die zweite FPU erkennen.

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Mit andren Worten, das ist ein normaler K8 Kern, den Rest erkennt man eh nicht.

Abgesehen davon, ist das kein Die-shot, sondern ein CAD Plot, Chips gibts da noch keine ...

ciao

Alex