AMD Zen - 14nm, 8 Kerne, 95W TDP & DDR4?

[IT-Extremist]

Chip verbreitet mal wieder Lügen!
http://www.chip.de/news/AMD-Zen-Rel...-Neue-Architektur-nicht-im-Plan_89071847.html

Die glauben echt, die Folien im Artikel wären die Roadmap, arg welche Leute in solchen Redaktionen "arbeiten" dürfen:\

 

[gruffi]

Naja, Lügen nicht. Einfach nur dumme und sinnfreie Unterstellungen. Vielleicht hätte der Autor nochmal genauer hinschauen sollen. Da steht auf der Folie ganz gross "FM2+ DESKTOP PROCESSORS". Is klar, dass Zen auf so einer Folie nicht auftaucht, da er bekanntlich FM4 als Unterbau nutzt.

edit: War natürlich AM4 gemeint.

 

[Opteron]

Haha "FM4" ist jetzt aber auch hübsch

 

[Complicated]

Wohl eine Fusion aus AM4 und FP4

 

[OBrian]

LÜ-GEN-PRES-SE, LÜ-GEN-PRES-SE!

 

[BoMbY]

LÜ-GEN-PRES-SE, LÜ-GEN-PRES-SE!

Naja, vermutlich hat das nur z.B. ein Azubi verbrochen, der einfach keine Ahnung hat. Das schlimme ist eigentlich, dass selbiges auch oft bei Nachrichten (inkl. Tagesschau und Co.) vorkommt, nur der merkt man es nicht so schnell, weil von den Themen hat kaum jemand wirklich einen Hauch von Ahnung. Und dann kommt noch dazu, dass viele gar nicht mehr selbst recherchieren, sondern den Unsinn nur irgendwo abschreiben.

 

[Dresdenboy]

Jupp. Außerdem wär Octo-Channel auch ideal - wenn man 4P-Plattformen streicht.
Der damalige AMD-Marketingchef hatte schon beim BD-Start gemeint, dass das 4P-Segment sehr, sehr klein ist, und weiter schrumpft. Heutzutage ist da sicher nicht mehr viel los.

Mit 2 Sockel und jeweils einer 2P-Version hätte AMD den Markt eigentlich fast ideal abgedeckt:

Sockel AM4 1P: Desktop Dual-Channel DDR4, 8 Kerne/16 Threads, um 4 GHz, >20 PCIe Lanes
Sockel AM4 2P: Workstation, 2xDual Channel DDR4, 16 Kerne/32 Threads, um 4 GHz, >20 PCIe Lanes

Zeppelin-Sockel "G2016" (Wortschöpfung von mir) 1P: Octo-Channel DDR4 32 Kerne/64 Threads, 2-3 GHz je nach TDP, PCIe-Lanes zum abwinken.
Zeppelin-Sockel "G2016" (Wortschöpfung von mir) 2P: 16-Channel DDR4 64 Kerne/128 Threads, 2-3 GHz je nach TDP, PCIe-Lanes ohne Ende.

Einzige Lücke: Ganz unten im low-cost Segment, aber dort macht man sowieso kein Geschäft und/oder es reichen irgendeine festverlöteten Lösungen. Da könnte man Plattformen aus dem Mobilsegment hernehmen.

Soviele Kanäle kosten Strom (weniger für Rechenleistung übrig), Pins, machen das Board komplexer usw. Wenn die HBM-Geschichten als Cache bzw. HBM+NVM-Kombi durchgezogen werden, wird der meiste Datentransfer (energetisch teuer) auf dem Package oder dem Interposer stattfinden und die Abhängigkeit von externen Transferraten abnehmen.

Daher eher: 4 Channels max.

Chip verbreitet mal wieder Lügen!
http://www.chip.de/news/AMD-Zen-Rel...-Neue-Architektur-nicht-im-Plan_89071847.html

Die glauben echt, die Folien im Artikel wären die Roadmap, arg welche Leute in solchen Redaktionen "arbeiten" dürfen:\

Hast du meinen Chip.de-Kritik-Tweet gesehen? Da bekam ich noch Support/Likes durch PCGH u. CB.

Chip.de preist direkt Intel-CPUs im Artikel an und kündigt das Fehlen von Zen bei den FM2+ APUs als "Debakel" im Teaser an.

 

[Stefan Payne]

Naja, das wäre wohl auch mal ein Grund auf den Besitzer von Chip hinzuweisen...

 

[gruffi]

Haha "FM4" ist jetzt aber auch hübsch

Jo, jetzt bringen die mich auch schon durcheinander.

 

[OBrian]

Naja, vermutlich hat das nur z.B. ein Azubi verbrochen, der einfach keine Ahnung hat. Das schlimme ist eigentlich, dass selbiges auch oft bei Nachrichten (inkl. Tagesschau und Co.) vorkommt, nur der merkt man es nicht so schnell, weil von den Themen hat kaum jemand wirklich einen Hauch von Ahnung. Und dann kommt noch dazu, dass viele gar nicht mehr selbst recherchieren, sondern den Unsinn nur irgendwo abschreiben.

Genau das wollte ich damit sagen

Abgesehen von dem Tagesschau-Teil, denn es gibt kaum eine Sendung, die so genau nachrecherchiert und vorsichtig formuliert. Selbst bei der Aussprache von Eigennamen sind die oft die einzigen, die sich Mühe geben, es richtig zu machen (und alle anderen kopieren das dann), z.B. bei gewissen isländischen Gletschern usw.

wird aber glaube ich etwas OT hier

 

[Wu134]

Hallo,

also wenn die gezeigten 2 Folien alles sind, was AMD für 2016 an Desktop-Prozessoren ankündigt, würde ich das gleiche denken. AMD hat da äußerst unglückliche Formulierungen gewählt. Dazu noch folgende Aussage von Chip "Wir sprachen mit den deutschen Pressevertretern von AMD, die derzeit keine Informationen zum Release-Datum von Zen herausgeben. Die vorliegende Roadmap decke alles ab, "was wir zu diesem Zeitpunkt weitergeben können."" Falls es so stimmt, ist es auch auf Nachfrage von AMD äußerst unglücklich formuliert und lässt die Schlussfolgerung durchaus zu.

AMD hätte eine weitere Folie mit einem Ausblick für den Sommer/Herbst bringen können, die etwas Spannung aufbaut und ankündigt. Obs dann wirklich so eintrifft, steht wieder auf einem anderem Blatt. Aufklären lässt es sich nur, wenn wir wissen würden, ob die Pressemitteilung vom 1. Februar wirklich nur 2 Folien enthält oder wesentliches fehlt.

Gruß

 

[amdfanuwe]

Dazu noch folgende Aussage von Chip "Wir sprachen mit den deutschen Pressevertretern von AMD, die derzeit keine Informationen zum Release-Datum von Zen herausgeben. Die vorliegende Roadmap decke alles ab, "was wir zu diesem Zeitpunkt weitergeben können."" Falls es so stimmt, ist es auch auf Nachfrage von AMD äußerst unglücklich formuliert und lässt die Schlussfolgerung durchaus zu.

Das läßt nur eine Schlußfolgerung zu: Kein Kommentar zu ZEN.

Alles andere ist doch nur rein interpretiert ohne stichhaltigen Hintergrund.

Hier sind auch die 25 Folien aufgeführt
http://www.pcgameshardware.de/Bulldozer-Codename-238780/News/AMD-2016-Bulldozer-Excvataor-Athlon-X4-845-APU-1184933/galerie/2519001/

 

[Dresdenboy]

Die vorliegende Roadmap decke alles ab, "was wir zu diesem Zeitpunkt weitergeben können."" Falls es so stimmt, ist es auch auf Nachfrage von AMD äußerst unglücklich formuliert und lässt die Schlussfolgerung durchaus zu.

Also würde es auch kein Bristol Ridge und Stoney Ridge in diesem Jahr geben, wo die doch schon fleißig (neben Arlene/Kingston) bei SiSoftware und Geekbench Ergebnisse liefern. Absence of evidence is no evidence of absence.

Oder meinte AMD mit "vorliegender Roadmap" etwa diese hier:

Das könnte durchaus als "die ihnen bereits vorliegende Roadmap" (aus Sicht AMD an Chip.de) gesehen werden.

Noch kurze Info zum Autor: Rian Voß (rvo), Volontär Test und Kaufberatung, Fachgebiet: Home Electronics
Den weniger negativ geschriebenen "Sargnagel"-Artikel verfasste Florian Holzbauer (fho), Lt. Redakteur CHIP Online, Fachgebiet: PCs, CPUs und Grafikkarten

Da ich dank meiner Freundin schon so manche Einblicke in das Wirken von Print/Online-Redaktionen erhielt, wundert mich auch nichts mehr.

 

[Opteron]

Soviele Kanäle kosten Strom (weniger für Rechenleistung übrig), Pins, machen das Board komplexer usw.

Aber ein 4P 2xMCM-Board wäre doch komplexer als ein 2P 4xMCM, oder?
Die on-Interposer-Links dürften auch schneller als offchip-Links sein, von daher seh ich v.a. Vorteile bei nem 1P 4xMCM Chip ggü einer 2P 2xMCM-Version.

Der Stromverbrauch der Kanäle wäre bei zweimal Quadchannel im 2P 2xMCM-System auch nicht geringer als bei 1x4MCM mit 8 Kanälen.
Klar, man bräuchte vielleicht wieder einen 200W Sockel, aber solange genügend Kerne viel Arbeit wegschaffen, wäre das Perf/Watt Mantra trotzdem nicht gefährdet.

Ein 1P Quad-Channel System hätte auf den ersten Blick vielleicht nen Preisvorteil, aber falls der billige Wald-und-Wiesen Sockel AM4 MP-tauglich wäre, könnte man das dann auch mit dem kostengünstig lösen.

Mit nem 2fach MCM wäre AMD außerdem vermutlich "nur" bei 16 Kernen, läge also immer noch hinter Intels 18. Gut man könnte wieder über den Preis gehen, 2 kleine Dies sind immer billiger, aber bei 4xMCMs wär der Effekt noch größer und man könnte noch höhere Preise erzielen, da Intel nichts vergleichbares hätte, bzw. man dann schon teurere 2P-Baords bei Intel bräuchte, während es bei AMD relativ günstige 1P-Lösungen geben könnte.

Wenn die HBM-Geschichten als Cache bzw. HBM+NVM-Kombi durchgezogen werden, wird der meiste Datentransfer (energetisch teuer) auf dem Package oder dem Interposer stattfinden und die Abhängigkeit von externen Transferraten abnehmen.

Wären die im Servermarkt mit den RAM-Größen im Terabytebereich eine Option?
Wie müsste man die Ansteuern, man bräuchte dann doch auch ein breites Mem-Interface pro Die, mind. 512 bit.
Also dass das auch schon für Server-CPUs ein Thema wäre, seh ich noch nicht.

Naja mal schauen was AMD am Ende bringt. Quadchannel ist sicher wahrscheinlicher, aber Octo-Channel samt 4xMCMs lägen zumindest im Bereich des Möglichen.

 

[IT-Extremist]

Hast du meinen Chip.de-Kritik-Tweet gesehen? Da bekam ich noch Support/Likes durch PCGH u. CB.

Noch nicht.

 

[LehmannSaW]

Chip verbreitet mal wieder Lügen!
http://www.chip.de/news/AMD-Zen-Rel...-Neue-Architektur-nicht-im-Plan_89071847.html

Die glauben echt, die Folien im Artikel wären die Roadmap, arg welche Leute in solchen Redaktionen "arbeiten" dürfen:\

Cui bono - Chip ?

... "Keine Lust auf Zen zu warten? Hier sind unsere Intel-Highlights"
Das in einem Artikel zu AMD und so weit wie möglich oben.
Da sieht man woher das Geld kommt

Gruß Lehmann

 

[Dresdenboy]

Aber ein 4P 2xMCM-Board wäre doch komplexer als ein 2P 4xMCM, oder?
Die on-Interposer-Links dürften auch schneller als offchip-Links sein, von daher seh ich v.a. Vorteile bei nem 1P 4xMCM Chip ggü einer 2P 2xMCM-Version.

Der Stromverbrauch der Kanäle wäre bei zweimal Quadchannel im 2P 2xMCM-System auch nicht geringer als bei 1x4MCM mit 8 Kanälen.
Klar, man bräuchte vielleicht wieder einen 200W Sockel, aber solange genügend Kerne viel Arbeit wegschaffen, wäre das Perf/Watt Mantra trotzdem nicht gefährdet.

Ein 1P Quad-Channel System hätte auf den ersten Blick vielleicht nen Preisvorteil, aber falls der billige Wald-und-Wiesen Sockel AM4 MP-tauglich wäre, könnte man das dann auch mit dem kostengünstig lösen.

Mit nem 2fach MCM wäre AMD außerdem vermutlich "nur" bei 16 Kernen, läge also immer noch hinter Intels 18. Gut man könnte wieder über den Preis gehen, 2 kleine Dies sind immer billiger, aber bei 4xMCMs wär der Effekt noch größer und man könnte noch höhere Preise erzielen, da Intel nichts vergleichbares hätte, bzw. man dann schon teurere 2P-Baords bei Intel bräuchte, während es bei AMD relativ günstige 1P-Lösungen geben könnte.

Wären die im Servermarkt mit den RAM-Größen im Terabytebereich eine Option?
Wie müsste man die Ansteuern, man bräuchte dann doch auch ein breites Mem-Interface pro Die, mind. 512 bit.
Also dass das auch schon für Server-CPUs ein Thema wäre, seh ich noch nicht.

Naja mal schauen was AMD am Ende bringt. Quadchannel ist sicher wahrscheinlicher, aber Octo-Channel samt 4xMCMs lägen zumindest im Bereich des Möglichen.

Insgesamt hört es sich nach einer Mehrzieloptimierung an. Aber nun verstehe ich auch, warum du so viel auf ein Package packen möchtest. Das wird eher durch Faktoren wie Fläche, Package-Wiring, TDP, Wärmeleitfähigkeit begrenzt. Wenn irgendwann die DRAM-Stapel auf der performanten Logik (keine sparsame für PIM) sitzen, wird auch das wieder Wärmeleitfähigkeit-limitiert sein. Dagegen steht ein immer weniger werdender Mehrnutzen durch die zusätzlichen externen Speicherkanäle, da schon viel durch die Cache-Architektur abgefangen wird. Und sobald die Zahl der Cores stark steigt, werden diese auch geringer getaktet, was auch wieder weniger externe Speicherbandbreite erfordert. Schließlich können die DDR4-Module auch noch ein Stückchen skalieren.

Ich vermute bei einem MCM eher schon 16 Kerne, da meine errechnete Schätzung z.Z. bei ca. 30 mm² pro CU (mit 8MB L3) liegt.

Da hier so viele Varianten oben stehen, wäre sicher eine Tabelle für die übersichtliche Beurteilung praktisch.

 

[Stefan Payne]

@Opteron

AMD hat doch eine Technik vorgestellt, mit der sie zwischen HTr und PCIe umschalten können.

Entsprechend hängt das ganze NUR davon ab, wieviele PCIe Lanes der Sockel bekommen wird.
Die zweite CPU würde man dann via (umschaltbarem) PCIe dran klatschen können.

ggF könnte man sogar PCIe CPUBoards bauen, wie man das früher schon mal gesehen hat (AFAIR z.B. von Dell)
Das ganze könnte man dann auch mit relativ schnellem, aber fest verlötetem DDR-4 SDRAM kombinieren.
Oder aber man packt (SO-)DIMMs auf das Board...
Das würde das ganze aber sehr kompliziert machen...

 

[Opteron]

Insgesamt hört es sich nach einer Mehrzieloptimierung an. Aber nun verstehe ich auch, warum du so viel auf ein Package packen möchtest. Das wird eher durch Faktoren wie Fläche, Package-Wiring, TDP, Wärmeleitfähigkeit begrenzt.

Ja, aber es würde sich mit der Pinanzahl quasi "ergänzen" Für 8 Kanäle + Stromversorgung bräuchte man einiges, der Sockel würde als "schön" groß werden, was die Kühlung erleichtert und wäre wiederum ne höhere TDP möglich.

Wenn irgendwann die DRAM-Stapel auf der performanten Logik (keine sparsame für PIM) sitzen, wird auch das wieder Wärmeleitfähigkeit-limitiert sein. Dagegen steht ein immer weniger werdender Mehrnutzen durch die zusätzlichen externen Speicherkanäle, da schon viel durch die Cache-Architektur abgefangen wird.

Ja die Caches werden immer größer, aber für Server wohl immer noch nicht groß genug. Außerdem werden es auch immer mehr Threads durch SMT. Wer weiss ob AMD bei den Opterons kein 4fach SMT bringt? Die Architektur mit 2x4 Pipelines für INT/FP schreit eigentlich geradezu danach.
Außerdem hat AMD mit der MCM-Technik auch den großen Vorteil die Creme de la Creme aller produzierten Dies verbauen zu können. Also z.B. die, die am wenigsten Energie verbrauchen.

Und sobald die Zahl der Cores stark steigt, werden diese auch geringer getaktet, was auch wieder weniger externe Speicherbandbreite erfordert. Schließlich können die DDR4-Module auch noch ein Stückchen skalieren.

HMm wieso sollte man mit mehr Cores den Takt verringern? Wegen des Stromverbrauchs? Das stimmt dann nur für Kerne des gleichen Herstellungsprozesses, aber z.B. in 10nm bekommt man sicher mehr Kerne beim gleichen Stromverbrauch unter. Die Zeiten wird der neue Serversockel sicherlich noch erleben.
Oracle verbaut beim M7 auch 8 Kanäle. Das ist zufällig auch ein 32 Kerner, allerdings mit dem Unterschied das jeder Kern 8fach SMT kann, also max. 256 Threads laufen. Soweit wird AMD dann sicherlich nicht gehen, aber es zeigt zumindest, wo die Reise hingeht.
Als Taktfrequenz gibt Oracle erstaunliche 4,1 GHz ... bin mal auf die TDP des Teils gespannt und/oder ob das ein Turbomodi ist.

Nebenbei: Vor Urzeiten wollten Sun und AMD mal die Sockelinfrastruktur teilen, wenn ich mich recht erinnere. Das wurde dann bekanntlich nichts. Wäre jetzt doch wieder ne schöne Chance (wobei Oracle das sicher nicht mehr mitmachen würde )

Ich vermute bei einem MCM eher schon 16 Kerne, da meine errechnete Schätzung z.Z. bei ca. 30 mm² pro CU (mit 8MB L3) liegt.

Ja, aber Du gehst sicher von einem viel zu kleinen Sockel ohne 8 Speicherkanäle aus

Da hier so viele Varianten oben stehen, wäre sicher eine Tabelle für die übersichtliche Beurteilung praktisch.

Was meinst Du da jetzt?

@Opteron

AMD hat doch eine Technik vorgestellt, mit der sie zwischen HTr und PCIe umschalten können.

Entsprechend hängt das ganze NUR davon ab, wieviele PCIe Lanes der Sockel bekommen wird.

Ja klar, davon reden wir ja die ganzen Zeit. Seit der Namensänderung von FM3+ auf AM4 hab ich Hoffnung, dass was größeres kommt.

 

[Meckel]

@Opteron

AMD hat doch eine Technik vorgestellt, mit der sie zwischen HTr und PCIe umschalten können.

Entsprechend hängt das ganze NUR davon ab, wieviele PCIe Lanes der Sockel bekommen wird.
Die zweite CPU würde man dann via (umschaltbarem) PCIe dran klatschen können.

ggF könnte man sogar PCIe CPUBoards bauen, wie man das früher schon mal gesehen hat (AFAIR z.B. von Dell)
Das ganze könnte man dann auch mit relativ schnellem, aber fest verlötetem DDR-4 SDRAM kombinieren.
Oder aber man packt (SO-)DIMMs auf das Board...
Das würde das ganze aber sehr kompliziert machen...

Die SerDes können typischerweise alles mögliche. Die PHYs bzw. das L1 ist bei diesen ganzen Schnittstellen ziemlich ähnlich.

 

[IT-Extremist]

Nebenbei: Vor Urzeiten wollten Sun und AMD mal die Sockelinfrastruktur teilen, wenn ich mich recht erinnere.

War das nicht IBM mit dem POWER?

 

[Dresdenboy]

War das nicht IBM mit dem POWER?

Es waren praktisch alle außer Intel: Sun Microsystems, Cray, Fujitsu Siemens Computers, HP, Dell and IBM
http://ir.amd.com/phoenix.zhtml?c=74093&p=irol-newsArticle&ID=907648

 

[drSeehas]

... http://ir.amd.com/phoenix.zhtml?c=74093&p=irol-newsArticle&ID=907648

Das liest sich ein bischen wie der Vorgänger der HSA Foundation.

 

[Dresdenboy]

Ja, aber es würde sich mit der Pinanzahl quasi "ergänzen" <img src="images/smilies/wink.gif" border="0" alt="" title="Blinzeln" smilieid="5" class="inlineimg"> Für 8 Kanäle + Stromversorgung bräuchte man einiges, der Sockel würde als "schön" groß werden, was die Kühlung erleichtert und wäre wiederum ne höhere TDP möglich.

Gut, man könnte dem Sockel natürlich auch erlauben, dank steigender Prozessorfähigkeiten zu wachsen. Dann sind eher die Kosten hinderlich. Hier wäre man ja in POWER-Gebiet unterwegs und der Neuling.Da schätze ich, wäre Zen wieder in die falsche Richtung hin optimiert worden.

Ja die Caches werden immer größer, aber für Server wohl immer noch nicht groß genug. Außerdem werden es auch immer mehr Threads durch SMT. Wer weiss ob AMD bei den Opterons kein 4fach SMT bringt? Die Architektur mit 2x4 Pipelines für INT/FP schreit eigentlich geradezu danach.
Außerdem hat AMD mit der MCM-Technik auch den großen Vorteil die Creme de la Creme aller produzierten Dies verbauen zu können. Also z.B. die, die am wenigsten Energie verbrauchen.

4fach SMT wäre evtl. ein Schritt zuviel. Es sind ja nicht immer alle Pipelines in Benutzung. Da liegen mal die FP-Pipes brach, mal machen die Int-Pipes nur das Schleifen-Zählen für die FPU-Units. Das gut auszulasten, werden schon 2 Threads hinbekommen. 4fach vergrößert möglicherweise alles wieder um 5-10%. Jeder der Threads wird dann gefühlt lahm. Das lohnt sich auch bei Servern eher wegen ausstehender Cache/Speicherzugriffe. Mit 2 AGUs wird das vllt. auch eng.


Die top Dies zu verwenden ist natürlich eine schöne Option, hat vermutlich aber auch einen Sweet Spot eher über 100 mm². Auf dem Fudzilla-Slide ist die GPU mit HBM auf einem Interposer und ein Zeppelin-Die auf dem MCM.

Oracle verbaut beim M7 auch 8 Kanäle. Das ist zufällig auch ein 32 Kerner, allerdings mit dem Unterschied das jeder Kern 8fach SMT kann, also max. 256 Threads laufen. Soweit wird AMD dann sicherlich nicht gehen, aber es zeigt zumindest, wo die Reise hingeht.
Als Taktfrequenz gibt Oracle erstaunliche 4,1 GHz ... bin mal auf die TDP des Teils gespannt und/oder ob das ein Turbomodi ist.

Bei den vielen Threads kann man die Pipelines auch weniger auf OoO und kurze Latenzen optimiert auslegen. Damit sind sie sparsamer und der Durchsatz wird über die Threads geholt. Ein bisschen GPU-typisch. Ich habe mir das aber noch nicht genau angeschaut.

Ja, aber Du gehst sicher von einem viel zu kleinen Sockel ohne 8 Speicherkanäle aus <img src="images/smilies/wink.gif" border="0" alt="" title="Blinzeln" smilieid="5" class="inlineimg"> <img src="images/smilies/wink.gif" border="0" alt="" title="Blinzeln" smilieid="5" class="inlineimg">

4 würden doch auch für 2 reichen, wenn man statt dem GPU-Die halt HBM als L4 mit dazu packt, sollten 2x16C auch mit 4Ch DDR4 klarkommen.Ich denke, statt das wild weiter zu skalieren (die DIMMS müssen auch irgendwohin), stehen da sowieso Änderungen an: NV-Memory, Silicon Photonics, PIM.

Was meinst Du da jetzt?

Du hattest so viele Kombinationen aufgezählt. Die könnte man schön übersichtlich in einer Tabelle nebeneinander stellen und gleich noch Größenschätzungen usw. dazupappen.

 

[Opteron]

Gut, man könnte dem Sockel natürlich auch erlauben, dank steigender Prozessorfähigkeiten zu wachsen. Dann sind eher die Kosten hinderlich. Hier wäre man ja in POWER-Gebiet unterwegs und der Neuling.Da schätze ich, wäre Zen wieder in die falsche Richtung hin optimiert worden.

Hmm wieso machst Du den Sockel von der Kernarchitektur abhängig? Ich seh das nicht so eng, v.a. wenns um MCMs geht.
Und Neuling ist man im Serversegment beim aktuellen Marktanteil so oder so

4fach SMT wäre evtl. ein Schritt zuviel. Es sind ja nicht immer alle Pipelines in Benutzung. Da liegen mal die FP-Pipes brach, mal machen die Int-Pipes nur das Schleifen-Zählen für die FPU-Units. Das gut auszulasten, werden schon 2 Threads hinbekommen. 4fach vergrößert möglicherweise alles wieder um 5-10%. Jeder der Threads wird dann gefühlt lahm. Das lohnt sich auch bei Servern eher wegen ausstehender Cache/Speicherzugriffe. Mit 2 AGUs wird das vllt. auch eng.

Klar, aus IPC-Sicht wärs eindeutig zuviel, aber wenn Oracle auf deutlich schwachbrüstigeren S4-Kernen (nur 2x16kB L1, nur 2fach issue. auch nur 2 AGUs) gleich 8 Threads laufen lässt, sollte es einen Markt dafür geben auf denen sich ein 4issue Zen mit 4fach SMT (sehr) gut schlagen dürfte.

Oracle bringt jetzt auch ne Sparversion raus. Der Chip heißt Sonoma und ist ein 8Kern Design bestehend aus zwei Quadcoreclustern und dual channel DDR4 für 2P-Server .. klingt irgendwie bekannt ^^

Die top Dies zu verwenden ist natürlich eine schöne Option, hat vermutlich aber auch einen Sweet Spot eher über 100 mm².

Das überrascht mich jetzt, schätzt Du einen 8core Zen mit viel L3 kleiner ein? Der Optimalpunkt wird bei 100-200 mm² liegen, irgendwo dazwischen schätze ich auch Zen bzw. dessen ersten Vertreter Summit Ridge ein. Den großen Vorteil bei der Top-Die Auswahl seh ich auch darin, dass die Ausbeute im neuen 14nm Prozess deutlich höher ist, als wenn man ein Riesen-32core-Die hätte. Intel wechselt mit den großen Serverchips ja nicht von ungefähr erst später auf den neuesten Herstellungsprozess. Mit MCMs könnte AMD somit Intels Prozessvorsprung -zumindest im Serverbereich - egalisieren.

Auf dem Fudzilla-Slide ist die GPU mit HBM auf einem Interposer und ein Zeppelin-Die auf dem MCM.

Ja, aber anstatt der energiezehrenden GPU kann man aus Platz und TDP-Gründen auch sicher nen zweiten Zeppelin ins Gehäuse packen.
Voilà: 8 Kanäle

Ist halt die Frage, ob dieser Zeppelin nun ein eigenständiges DIE ist, oder nicht. Falls ja, dann könnte man die Teile auch einzeln in nem Quad-Channel-Sockel verbauen, das TDP-Budget der GPU könnte man dann im CPU-Einzelfall mit maximalen Takt verbraten. Aus Kostensicht fände ich es aber passender, wenn das "nur" 2 Zen-Dies wären.

Takt runter wegen Sweet Spot und linear mit Cores steigender Cache-Bandbreite und -Kapazität dank mehr CUs bei gleicher Mem-Bandbreite. Das ist ein lustiges Jonglieren mit diesen Gedanken. Das könntest du z. B. in Excel, Python oder Matlab modellieren, indem die Leistungskurve für einen Core abh. von verfügbarer Mem-Bandbreite usw. (die ganzen genannten Variablen) simuliert wird. Ach, da war ja noch meine Spiel-Idee. ^^

Stimmt, klingt lustig Nur wie genau hängt das eine vom anderen ab? Im Detail dann eher kompliziert.

Bei den vielen Threads kann man die Pipelines auch weniger auf OoO und kurze Latenzen optimiert auslegen. Damit sind sie sparsamer und der Durchsatz wird über die Threads geholt. Ein bisschen GPU-typisch. Ich habe mir das aber noch nicht genau angeschaut.4 würden doch auch für 2 reichen, wenn man statt dem GPU-Die halt HBM als L4 mit dazu packt, sollten 2x16C auch mit 4Ch DDR4 klarkommen.Ich denke, statt das wild weiter zu skalieren (die DIMMS müssen auch irgendwohin), stehen da sowieso Änderungen an: NV-Memory, Silicon Photonics, PIM.

Hmm ja, HBM wär schon schön, aber dafür müsstest Du dann auch wieder Anschlüsse bereitstellen. HBM an einen 64bit DDR4 Kanal ist auch nicht gerade der Hit.
Und die ganzen neuen Sachen sind schön, aber der Chip muss nächstes Jahr auf dem Markt sein. Im Serverbereich ist man außerdem immer etwas konservativer.

Du hattest so viele Kombinationen aufgezählt. Die könnte man schön übersichtlich in einer Tabelle nebeneinander stellen und gleich noch Größenschätzungen usw. dazupappen.

HMm eigentlich hatte ich doch nur ein Die vorgeschlagen: 8core/16 Threads (zwei Quadcluster) mit Dual Channel DDR4 und viel umschaltbaren PCIe/GMI-Links. Das DIE wird dann in 2 Sockel verbaut:

a) Einmal ganz normal, ein einzelnes Die ins AM4-Gehäuse, welches 2P-tauglich ist.
b) 4 davon auf einem MCM in einem großen Serversockel mit 8 Speicherkanälen, ebenfalls max. 2P tauglich.

Bei der HPC-APU mit Zeppelin lägen dann 4 von 8 Kanälen brach, aber es gäbe sicherlich Schlimmeres ...
Mehr als 2P rentiert sich nicht, das Feld kann man Power & Oracle überlassen und mit 32 Kernen pro Serversockel hat mans auch nicht so dringend nötig.