AMD Zen - 14nm, 8 Kerne, 95W TDP & DDR4?
- Ersteller UNRUHEHERD
- Erstellt am
bschicht86
Redaktion
☆☆☆☆☆☆
In den G34-CPU's sitzen 2 gleiche Chips auf einem MCM. Praktisch gesagt, wurden hier 2 FX83xx-Chips genommen und zusammen auf dem MCM verbaut. Ergibt 4 Speicherkanäle.
cyrusNGC_224
Grand Admiral Special
Ja ich meinte eigentlich wie das Board technisch ist weil die ja 2 und 4 channel verarbeiten müssen
nein, die Boards haben immer vier Channel, die CPUs auch, alle G34-Opterons (selbst z.B. der zu 3/4 teildeaktivierte 6308, dabei ist ja gerade der Quad-Channel-RAM das Verkaufsargument ggü. einem "normalen" 4-Kerner auf anderem Sockel). Nur bestücken muß man die natürlich nicht alle, kannst bei Dir ja auch nur einen Riegel reinstecken, wenn Dir das dann schnell genug ist 
Aber ich würde da nochmal abwarten, bevor ich vor Begeisterung explodiere, denn das hier kann auch nur eine Zusammentragung diverser Gerüchte sein, die eigentlich nur mehr oder weniger qualifizierte Spekulationen sind. Z.B. basierend auf der "Zeppelin-Folie". Die Bandbreiten der Speicher usw. kann man ja ausrechnen, ist also eine Null-Info, wirkt aber informierter. Alles schamlos als Fakten verkauft. Klicks kriegen sie so jedenfalls.
was ist L0-Cache?
Aber ich würde da nochmal abwarten, bevor ich vor Begeisterung explodiere, denn das hier kann auch nur eine Zusammentragung diverser Gerüchte sein, die eigentlich nur mehr oder weniger qualifizierte Spekulationen sind. Z.B. basierend auf der "Zeppelin-Folie". Die Bandbreiten der Speicher usw. kann man ja ausrechnen, ist also eine Null-Info, wirkt aber informierter. Alles schamlos als Fakten verkauft. Klicks kriegen sie so jedenfalls.
kann sein, daß es Boards gibt, die aus Platzgründen nur wenige RAM-Slots anbieten, so daß das so aussieht. Aber das sind dann im Zweifel auch Quad-Channel-Boards, nur eben mit nur einem Slot pro Kanal.
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Na sowas wie Intels µOp-Puffer, den es seit SandyB gibt. Nicht zu verwechseln mit dem Loop-Puffer, den es seit Conroe gibt.was ist L0-Cache?
Aber die Daten glaub ich nicht. Kann mir nicht vorstellen, dass AMD ein extra 16core-Die OHNE L3 auflegt nur um ein paar - wenn auch sehr teure Beschleuniger - verkaufen zu können. 64kB L1-Caches wären nett, aber die Gerüchte liefen aktuell eher in Richtung 32kB und die 6way-Info gabs letztens nur auf "unseren" gefälschten Zen-Folien vom letzten Jahr. Die aktuellen Compilerinfos gehen in Richtung 4way und zumindest die Architekturinfos sollten passen.
Atombossler
Admiral Special
Interessanter finde ich ja das Timing:
D.h. Mitte/Ende Juni wirds konkret.
Zen launch zwischen Event Nr. 2 +3 oder nach 3?
Mir sind keine Sockel G34 Boards bekannt, die nur 4 RAM-Slots besitzen.
Selbst Single Prozessor G34-Boards (Supermicro H8SGL) besitzen mindestens 8 RAM-Slots.
bschicht86
Redaktion
☆☆☆☆☆☆
Stefan Payne
Grand Admiral Special
Sehe ich ähnlich.
AMD wäre auch bescheuert, wenn sie nicht einmal (wieder) an Intels Strategie rütteln würden.
Und das klappt halt nur, wenn man beim Sockel ordentlich auf die Kacke haut.
Denn der LGA1156 und die nachfolgenden 11er Sockel sind schon quasi low cost Sockel!
Die PCIe Ausstattung ist ja schlechter als bei 'nem alten AMD RD480 Board...
Gut, sind halt PCIe 2.0 oder 3.0 und nicht 1.x
Eben!
Daher verstehe ich nicht, warum man das als Möglichkeit ausschließt...
Dann lässt man halt für die Low Cost Version halt mal 250pins oder so weg - für PCIe Lanes, Speicherinterface und andere Dinge. Da sehe ich jetzt ehrlich gesagt kein Problem, auf Board Seite...
Ist natürlich etwas komplizierter, wenn es Unterschiede bei dem Teil im Sockel gibt wie z.B. kein 4 Kanal Speicherinterface oder aber keine 40 PCIe Lanes...
Da die PHYs bzw die Interfaces im Prozessor selbst heutzutage sehr flexibel ausgelegt werden können, so dass man an ein Signal für verschiedene Dinge missbrauchen kann, wäre das erst einmal logisch.
Zumal ja gerade AMD bei den Prozessoren immer sehr fortschrittlich war!
Und meilenweit vor der Konkurenz!
Man hatte als erstes ein Interface, dass 2 Bits pro Takt übermitteln konnte, man hatte als erster den Speichercontroller in der CPU, ein serielles Interface zum Chipsatz, man hat Taktwechsel inkl Spannungsänderungen im laufenden Betrieb auf den Desktop gebracht, man hat die aktuell verbreitete 64bit Implementation erfunden und noch einige andere tolle Dinge ebenso.
Irgendwo hat AMD ja sogar bestätigt, dass sie das A20 Gate mit Zen begraben werden....
Und jetzt sollen sie keinen Multi Purpose Sockel hin bekommen?!
Verstehe ich nicht, diese Logik...
Zumal das ja auch nicht soo kompliziert ist.
Man definiert einfach einen Chipsatz, der zum Betrieb des Prozessors notwendig ist und nur von AMD zu beziehen ist. Und wenn das auch nur eine blöde PCIe to LPC bridge bzw ein spezieller BIOS Baustein, für Low End und dann definiert man, dass für diesen Chipsatz bestimmte Pins 'optional' sein sollen...
Dann nimmt man 'nen High End "Chipsatz", bestehend aus obigem und dem einen oder anderen ASMedia Chip, z.B. für USB 3.1 und schreibt dann vor, dass alle Pins zu verdrahten sind.
Da sehe ich jetzt kein großes Problem.
Auch das Problem der TDP hat AMD ja auch mit Kaveri in den Griff bekommen.
Wenn die Low End Plattform z.B. nur maximal 65W aushält, dann kann man den Prozessor entsprechend configurieren.
Gleiches auch bei weniger TDP....
Also könnte man theoretisch mit dem selben SOckel von Low End bis High End gehen, ohne Probleme....
128bit DRAM INterface mit einem ganzen PCIe Interface und ev. noch 'nem halben, inkl Interface für Chipsatz ist schlicht Low End.
Das ist von der Ausstattung her auf dem Niveau der ersten PCIe Chipsätze...
Ums mal deutlich zu sagen:
Erbärmlich Rückständig, auch wenn man die Links 'nen bisserl flotter taktet....
Aber 20 PCIe Lanes sind und bleiben ein Witz...
--- Update ---
Fies, das Blade Board...
Dir ist der Unterschied zwischen Board und Sockel bekannt?
Da es aber um Boards mit nur einem Slot pro Kanal geht, hast du doch irgendwie Recht.
Ist das schon bekannt:
http://www.heise.de/newsticker/meld...-zu-32-Zen-Kernen-und-64-Threads-3100052.html
Zuletzt bearbeitet:
Complicated
Grand Admiral Special
Die Exascale CPU mit 32 Kernen und die Exascale APU scheinen durch Subventionen seitens der US-Regierung im Rahmen des FastForward-Projektes finanziert zu werden. Daher muss Wirtschaftlichkeit hier kein Faktor sein. Für eine HPC-APU brauch ich 16 Cores ohne L3.
https://community.amd.com/community...res-third-consecutive-exascale-research-grant
32 Mio. gibts dafür.
IT-Extremist
Gesperrt
- Mitglied seit
- 09.12.2015
- Beiträge
- 225
- Renomée
- 1
register file würde ich mal vermutenwas ist L0-Cache?
Stefan Payne
Grand Admiral Special
nee, eine Cache Stufe, die vor oder während des Decode Vorganges genutzt werden kann...
Würd fast vermuten, dass AMD hier sowas wie 'nen Trace Cache meinen könnte...
Würd fast vermuten, dass AMD hier sowas wie 'nen Trace Cache meinen könnte...
MacroWelle
Captain Special
- Mitglied seit
- 15.02.2008
- Beiträge
- 236
- Renomée
- 1
Evtl. wird der L3 abgeschaltet, weil man dafür 8 GB HBM2 hat...
6way meint vielleicht 4 (Int) + 2 (FP, jeweils in Summe 256 Bit).
Wenn man genau liest steht in der News auch, das Server zuerst kommen soll ("Both designs are scheduled to become available during 2016, with the consumer parts to follow in 2017."). Also alles noch mit Vorsicht zu genießen, weil das widerspricht klar den offiziellen Aussagen von AMD.
Atombossler
Admiral Special
... und wenn mans wirklich genau liest, steht da gar nichts widersprüchliches drin.
Da steht also, dass die ZEN APU in 2017 kommt ... und was hat AMD gesagt?
... genau ... 2017
Die letzte Excavator Iteration in Sachen APU kommt 2016 noch, nicht die ZEN APU.
Die heißt "Bristol Ridge".
Atombossler
Admiral Special
... echt?
Ham se den Core umbenannt?
Ham se den Core umbenannt?
Nein, aber, wie von mir zitiert, die letzte Excavator Iteration heißt "Bristol Ridge".
Den Begriff Iteration hast du hier eingeführt.
Zuletzt bearbeitet:
nein, er meint, Bristol Ridge ist die (zweite) Implementation von XV (wie groß der Unterschied zu Carrizo ist, werden wir ja noch sehen, wahrscheinlich minimalst). "Iteration" ist was anderes (schrittweise Entwicklung, von lateinisch iter: das Gehen, der Marsch), aber XV wird ja nicht letztmalig iteriert, sondern wenn dann BD. Aber jetzt hängt Euch bitte nicht an Wortklaubereien auf ![:]](https://www.planet3dnow.de/vbulletin/images/smilies/rolleyes.gif "Augen rollen (sarkastisch) :]")
Also nehme ich eher an, daß die 16-Kern-Dies keinen L3 haben, sondern daß AMD auf dem 32-Kerner ohne GPU und ohne HBM noch einen extra Cache-Chip mit 64 MB verbaut. Das sind im Zweifel auch schon um die 100mm², lohnt also einen extra Die, und relativ einfach ist der ja auch zu machen, sogar problemlos in schlechteren Prozessen als 14nm.
ich stell mir das so vor (extra kacke gemalt, damit es nciht nächste Woche als "Leak" in einem chinesischen Forum auftaucht):
wobei jede Farbe für eine andere Fertigungstechnologie steht. Interposer in 65 nm wie bei Fiji, CPU in 14nm von GF, GPU in 16 von TSMC, SRAM in 28 nm von GF, HBM in 19 nm von Hynix und Zeppelin in 28nm von UMC oder was weiß ich, keine Ahnung, aber was eben am sinnvollsten ist.
ja, dann wäre er wohl überflüssig. ABER wenn man ein 16-Kern-Die mit 32 MB L3 darauf schon gebaut hätte (und dafür viel Platz verbraucht), würde man ihn doch nicht ohne Not abschalten. Immerhin gehen diese Prozessoren in Superrechner, wo der Preis eine untergeordnete Rolle spielt, da wird man sicherlich nur die besten Dies verwenden, wo der Cache auch funktioniert, das ist also kein Abfallrecycling. Und ein bißchen Leistung bringt so ein Cache ja immer, auch wenn man noch HBM hat.
Also nehme ich eher an, daß die 16-Kern-Dies keinen L3 haben, sondern daß AMD auf dem 32-Kerner ohne GPU und ohne HBM noch einen extra Cache-Chip mit 64 MB verbaut. Das sind im Zweifel auch schon um die 100mm², lohnt also einen extra Die, und relativ einfach ist der ja auch zu machen, sogar problemlos in schlechteren Prozessen als 14nm.
ich stell mir das so vor (extra kacke gemalt, damit es nciht nächste Woche als "Leak" in einem chinesischen Forum auftaucht
):
wobei jede Farbe für eine andere Fertigungstechnologie steht. Interposer in 65 nm wie bei Fiji, CPU in 14nm von GF, GPU in 16 von TSMC, SRAM in 28 nm von GF, HBM in 19 nm von Hynix und Zeppelin in 28nm von UMC oder was weiß ich, keine Ahnung, aber was eben am sinnvollsten ist.
Complicated
Grand Admiral Special
Coole Grafik 
Ich denke bei der ganzen Diskussion um L3 Cache kristallisiert es sich für mich immer mehr heraus, dass es wohl Zen mindestens in zwei verschiedenen Varianten geben wird. Denn was nicht vergessen werden sollte ist auch, dass beim Verbauen auf einem Interposer das Flip-Chip Verfahren von Amkor verwendet wird. Dies wäre bei einem normalen Packaging ohne Interposer unnötig teuer und verringert ja auch die yields nochmal. Daher spekuliere ich, dass es Zen auch in klassischer Fertigung mit L3 Cache geben wird und im Flip-Chip Verfahren ohne L3 Cache.
Ansonsten würde das Bedeuten, dass alle Zen im Flip-Chip-Verfahren gefertigt werden und dann kommen auch die von Amkor beschriebenen Packages zum Einsatz:
http://www.amkor.com/go/Flip-Chip-Packaging
Ich denke bei der ganzen Diskussion um L3 Cache kristallisiert es sich für mich immer mehr heraus, dass es wohl Zen mindestens in zwei verschiedenen Varianten geben wird. Denn was nicht vergessen werden sollte ist auch, dass beim Verbauen auf einem Interposer das Flip-Chip Verfahren von Amkor verwendet wird. Dies wäre bei einem normalen Packaging ohne Interposer unnötig teuer und verringert ja auch die yields nochmal. Daher spekuliere ich, dass es Zen auch in klassischer Fertigung mit L3 Cache geben wird und im Flip-Chip Verfahren ohne L3 Cache.
Ansonsten würde das Bedeuten, dass alle Zen im Flip-Chip-Verfahren gefertigt werden und dann kommen auch die von Amkor beschriebenen Packages zum Einsatz:
http://www.amkor.com/go/Flip-Chip-Packaging
[3DC]Payne;5070293 schrieb:
Es geht eigentlich nicht darum ob es möglich ist oder nicht, sondern eher darum, ob es sinnvoll ist. Den gleichen Sockel zu benutzen bedeutet nur dann eine Kosteneinsparung, wenn du im Prinzip nur ein Design hast, dass du durch unterschiedliche Chipsätze, Zusatzchips, gesperrte Features oder Anschlüsse variierst. Sobald du anfängst die Stromversorgung und vor allem die Zahl der Speicherkanäle und PCIe-Lanes groß zu ändern brauchst du sowieso unterschiedliche Designs und dann spielt es praktisch keine Rolle mehr, welche Sockel du am Ende drauflötest. Natürlich könnte man auch mit nur einem Design arbeiten, aber dann müsste man ein teures Board-Design auch für Low-Cost Boards benutzen.
[3DC]Payne;5070293 schrieb:
Für den größten Teil der Desktopanwendungen ist der Unterschied zwischen DC und QC minimal und teils überhaupt nicht vorhanden. Zudem ist man heutzutage bereits bei DDR4 statt DDR2, was die mögliche Geschwindigkeit verdreifacht (12.8GB/s DDR2 vs. 38.4GB/s DDR4).
Opteron
Redaktion
☆☆☆☆☆☆
- Mitglied seit
- 13.08.2002
- Beiträge
- 23.645
- Renomée
- 2.254
Das 2 Dies kommen ist die aktuell wahrscheinlichste "Intel-Variante". Aber was willst Du mit dem Flip-Chip-Link aussagen? So wie das aussieht werden damit aktuell schon alle AMD Chips produziert. Flip-Chip ist doch der Normalfalll seit ~10 Jahren. Siehe z.B. auch die Keramikgehäuse am Ende Deines Links, sieht stark nach alten Athlons aus.
Wieso Flip-Chips Standard sind, steht unter "Benefits of Flip Chip Technology": Weniger Stromverbrauch, bessere Signale (-> höherer Max-Takt), kleinere Die-Flächen. Das ist auch für single-Dies wichtig, nicht nur für MCMs.
Interessant fand ich aber die Aussage, dass das Substrat bis zu 16 Layer haben kann, ist ja auch schon ganz schön viel.
