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Zen 2 alias Pinnacle Ridge: Anfang 2018?
- Ersteller Meckel
- Erstellt am
http://www.pcgameshardware.de/AMD-Zen-Codename-261795/News/Zen-2-Pinnacle-Ridge-Release-Termin-1222222/
Damit das Spekulieren weitergehen kann. Größere Änderungen sind meines Erachtens nicht zu erwarten, das wird sicherlich Modellpflege wie bei den Iteration der Baumaschinen.
Damit das Spekulieren weitergehen kann. Größere Änderungen sind meines Erachtens nicht zu erwarten, das wird sicherlich Modellpflege wie bei den Iteration der Baumaschinen.
p4z1f1st
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Vor dem Spiel ist nach dem Spiel oder wie?
Aber sollte die CPU nicht "offiziell" Zen+ ?
War nur kurz irritiert wegen dem Thread-Titel, bevor ich verstanden habe was gemeint ist.
Aber sollte die CPU nicht "offiziell" Zen+ ?
War nur kurz irritiert wegen dem Thread-Titel, bevor ich verstanden habe was gemeint ist.
Pinnacle Ridge
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Die Verbindung zwischen den beiden CCX sollte man etwas beschleunigen, mit ca. 22GB/s ist das etwas langsam.
Aktuell hilft es nur möglichst schnellen RAM zu verbauen, bei DDR4-2667 läuft der IMC mit gerade mal 1,33Ghz.
Aktuell hilft es nur möglichst schnellen RAM zu verbauen, bei DDR4-2667 läuft der IMC mit gerade mal 1,33Ghz.
Highway61
Fleet Captain Special
Wirklich nur 22GB/s?
"Zuallererst erwähnt hardware.fr nirgendwo 22GB/s, denn die sind wohl Blödsinn (es sei denn man fährt DDR4-1375?!?). Als Bandbreite des Datenfabrics zwischen den CCX wird 32 Byte/Takt angegeben. Strenggenommen ergibt sich aus den AMD-Folien sogar nur, daß jeder CCX mit 32Byte/Takt am Fabric hängt. Das heißt nicht, daß die Gesamtbandbreite darauf eingeschränkt ist (die könnte z.B. doppelt so hoch sein, um mit voller Geschwindigkeit zwischen den CCX zu kommunizieren und gleichzeitig Daten vom Speichercontroller zum PCIe-Interface zu streamen). Wie auch immer, die Bandbreite zwischen den CCX scheint 32 Byte pro Takt zu sein. Bei DDR4-2667 sind das dann 42GB/s. Daß man mit Ryzen recht hohe Effizienz beim Speichercontroller mißt (man liegt nahe am theoretischen Durchsatz) spricht für mich nicht unbedingt dafür, daß die Cache-Snoops des jeweils anderen CCX die verfügbare Bandbreite zum Speichercontroller wesentlich einschränken (wobei es da interessant zu sehen wäre, welchen Einfluß es hat, ob man als cached/uncached deklarierte Speicherbereiche zum Test verwendet). Außerdem hat irgendwer schon mal erwähnt, daß es durchaus möglich wäre, daß bei der Bandbreite des Datenfabrics die Kommando-Pakete parallel über separate Leitungen abgewickelt werden. Cachesnoops benutzen dann nur etwas von der mit 32Byte/Takt angegebene Verbindung falls als Resultat des Snoops eine Cacheline übertragen werden muß."
http://www.forum-3dcenter.org/vbulletin/showpost.php?p=11311466&postcount=1254
"Zuallererst erwähnt hardware.fr nirgendwo 22GB/s, denn die sind wohl Blödsinn (es sei denn man fährt DDR4-1375?!?). Als Bandbreite des Datenfabrics zwischen den CCX wird 32 Byte/Takt angegeben. Strenggenommen ergibt sich aus den AMD-Folien sogar nur, daß jeder CCX mit 32Byte/Takt am Fabric hängt. Das heißt nicht, daß die Gesamtbandbreite darauf eingeschränkt ist (die könnte z.B. doppelt so hoch sein, um mit voller Geschwindigkeit zwischen den CCX zu kommunizieren und gleichzeitig Daten vom Speichercontroller zum PCIe-Interface zu streamen). Wie auch immer, die Bandbreite zwischen den CCX scheint 32 Byte pro Takt zu sein. Bei DDR4-2667 sind das dann 42GB/s. Daß man mit Ryzen recht hohe Effizienz beim Speichercontroller mißt (man liegt nahe am theoretischen Durchsatz) spricht für mich nicht unbedingt dafür, daß die Cache-Snoops des jeweils anderen CCX die verfügbare Bandbreite zum Speichercontroller wesentlich einschränken (wobei es da interessant zu sehen wäre, welchen Einfluß es hat, ob man als cached/uncached deklarierte Speicherbereiche zum Test verwendet). Außerdem hat irgendwer schon mal erwähnt, daß es durchaus möglich wäre, daß bei der Bandbreite des Datenfabrics die Kommando-Pakete parallel über separate Leitungen abgewickelt werden. Cachesnoops benutzen dann nur etwas von der mit 32Byte/Takt angegebene Verbindung falls als Resultat des Snoops eine Cacheline übertragen werden muß."
http://www.forum-3dcenter.org/vbulletin/showpost.php?p=11311466&postcount=1254
Ich frage mich, wieso der Takt des Datenfabrics mit dem DDR 4 Ram primär zusammenhängt. Warum ist der nicht synchron zum CPU-Takt?
Gerade wenn viel Kommunikation zwischen den Cach-Leveln herrscht werden doch so nun faktisch schon Taktzyklen für nichts verballert -oder? Wenn Kern 1 inhalte vom Cache abruft der aber im anderen Modul hängt wartet der Stand heute dann mal bis zu 2 Takte (ich hab jetzt mal der einfach halber 4 GHZ CPU Frequenz zu 2 GHZ Ram-Freuquenz angenommen) bis er den Request über den Datenfabrics schiebt...
Gerade wenn viel Kommunikation zwischen den Cach-Leveln herrscht werden doch so nun faktisch schon Taktzyklen für nichts verballert -oder? Wenn Kern 1 inhalte vom Cache abruft der aber im anderen Modul hängt wartet der Stand heute dann mal bis zu 2 Takte (ich hab jetzt mal der einfach halber 4 GHZ CPU Frequenz zu 2 GHZ Ram-Freuquenz angenommen) bis er den Request über den Datenfabrics schiebt...
Die Verbindung zwischen den beiden CCX sollte man etwas beschleunigen, mit ca. 22GB/s ist das etwas langsam.
Wenn es wirklich nur 22Gb/sec. wäre würde das Ding nicht so performen. Wer hat da keinen Sinn für Größenordnungen?
Das dürfte mehrere Gründe haben. Die Entwicklung eines großen monolithischen Chips ist sehr aufwendig, insbesondere wenn man sehr hohe Taktraten anstrebt, denn der langsamste Pfad bestimmt die max. Taktfrequenz. Wie aufwendig das ist sieht man z.B. daran, dass Intel bei den großen Server-Chips häufig ein, zwei Generationen hinter den Desktop-APUs hinterher hinkt. Um das zu vereinfachen hat sich AMD für ein anderes Design entschieden, nämlich ein verteiltes System. Anstatt einem großen Block nutzt man mehrere kleine Blöcke, die per NoC verbunden werden. Ein kleinen 4C-Block auf hohen Takt zu bekommen ist sehr viel einfacher, da die max. Pfadlänge automatisch kürzer als bei größeren Blöcken ist. Zudem lässt sich ein solches Design viel besser skalieren, denn das NoC entkoppelt die Blöcke voneinander. Man kann einfach mehrere Blöcke nebeneinander platzieren und muss nur die NoC Anschlüsse verbinden. Während Intel trotz all seiner Resourcen fast zwei Jahre braucht um aus dem Desktop-Chip Skylake einen Server-Chip (Skylake-X) zu entwickeln, schafft das AMD in wenigen Monaten.Ich frage mich, wieso der Takt des Datenfabrics mit dem DDR 4 Ram primär zusammenhängt. Warum ist der nicht synchron zum CPU-Takt?
Das Design als verteiltes System erlaubt es prinzipiell auch ohne übermäßigen Aufwand mehrere Chips zu koppeln. So würde es mich nicht wundern, wenn AMD später das NoC auch über einen Interposer leitet. Dann bräuchten sie im Prinzip nur noch je ein CPU und GPU Die und könnten diese Baukasten-artig ganz nach Bedarf auf einem Interposer zusammenfügen.
Man muss das immer ins Verhältnis setzen. Bei einem Xeon 5500 z.B. liegen die Zugriffszeiten auf den L3 bei einem nicht lokalen L3-Slice bei 65-75 Taktzyklen. Wenn dieser Zugriff durch den niedrigeren Takt um ein Taktzyklus verlangsamt wird, sollte das sich nicht groß auswirken zumal ja noch L1 und L2 Cache darüber liegen.Gerade wenn viel Kommunikation zwischen den Cach-Leveln herrscht werden doch so nun faktisch schon Taktzyklen für nichts verballert -oder? Wenn Kern 1 inhalte vom Cache abruft der aber im anderen Modul hängt wartet der Stand heute dann mal bis zu 2 Takte (ich hab jetzt mal der einfach halber 4 GHZ CPU Frequenz zu 2 GHZ Ram-Freuquenz angenommen) bis er den Request über den Datenfabrics schiebt...
Dresdenboy
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"Zen+" könnte wirklich nur für die folgenden Iterationen insgesamt gelten.Vor dem Spiel ist nach dem Spiel oder wie?
Aber sollte die CPU nicht "offiziell" Zen+ ?
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p4z1f1st
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"Zen+" könnte wirklich nur für die folgenden Iterationen insgesamt gelten.
Du meinst einfach nur eine Art "zwei-drei Steppings zum Ur-Zen"?
burki_pdm
Commander
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Na @Limit64. Diese Erklärung war echt super, also absolut neutral.
>> Während Intel trotz all seiner Resourcen fast zwei Jahre braucht um aus dem Desktop-Chip Skylake einen Server-Chip (Skylake-X) zu entwickeln, schafft das AMD in wenigen Monaten.>>
Also sind Jahre plötzlich Monate? Seit Jahren kam nichts in diesem Bereich von AMD, also hatte Intel garkeinen Zugzwang irgendetwas zu liefern. Auch hat AMD das nicht in Monaten geschafft, sondern die Entwicklung von Zen oder Naples hat jahrelang gedauert. In denen AMD in fast keinem Bereich Konkurrenz war, gegenüber Intel.
Also man kann definitiv AMD Fan sein oder sich z.b generell über Ryzen freuen und auf folgende warten. Aber glatten Mist zu schreiben, wie toll AMD war, ist traurig. Weil es die bisherige Realität völlig verkennt.
>> Während Intel trotz all seiner Resourcen fast zwei Jahre braucht um aus dem Desktop-Chip Skylake einen Server-Chip (Skylake-X) zu entwickeln, schafft das AMD in wenigen Monaten.>>
Also sind Jahre plötzlich Monate? Seit Jahren kam nichts in diesem Bereich von AMD, also hatte Intel garkeinen Zugzwang irgendetwas zu liefern. Auch hat AMD das nicht in Monaten geschafft, sondern die Entwicklung von Zen oder Naples hat jahrelang gedauert. In denen AMD in fast keinem Bereich Konkurrenz war, gegenüber Intel.
Also man kann definitiv AMD Fan sein oder sich z.b generell über Ryzen freuen und auf folgende warten. Aber glatten Mist zu schreiben, wie toll AMD war, ist traurig. Weil es die bisherige Realität völlig verkennt.
BoMbY
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Wenn die alten Folien korrekt sind, dann ist Infinity Fabric auf ~25 GB/s pro Link ausgelegt, es war ja mal die Rede von 100 GB/s mit 4 Links. Nur weiß niemand wieviele Fabric-Links Ryzen intern überhaupt nutzt.
Pinnacle Ridge
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Verstehen ist wohl nicht deine Stärke?Also sind Jahre plötzlich Monate?
Die Entwicklung von Zepplin hat Jahre gedauert.Auch hat AMD das nicht in Monaten geschafft, sondern die Entwicklung von Zen oder Naples hat jahrelang gedauert.
Naples ist einfach nur 4 mal Zepplin auf einem MCM, das hat wohl kaum Jahre gedauert!
Warum schreibst du dann mist?Aber glatten Mist zu schreiben, wie toll AMD war, ist traurig.
Wenn du AMD nicht magst, dann such dir halt ein anderes Forum
sompe
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Jetzt scheibt mal die witzlose Skylake-X - Naples Diskussion beiseite und konzentriert euch aufs Wesentliche.
Natürlich benötigt der Skylake-X deutlich länger denn es ist ein separater Chip der seine eigene Entwicklungszeit benötigt die schon aufgrund der Komplexität länger dauert und was noch viel wichtiger ist, um bei einem so dicken Chip eine brauchbare Ausbeute raus zu bekommen muss der Fertigungsprozess weit genug gereift sein. Was wohl auch keiner beachtet hat, die Verifizierung der Plattform ist in dem Bereich deutlich umfangreicher und dauert länger.
Bei Naples liegt die Gewichtung etwas anders.
Zwar spart man mit einem MCM Aufbau bei der Entwicklungszeit des Chips muss sich aber um den MCM Aufbau kümmern udn benötigte Komponenten im Grundchip integrieren die für das Desktop Segment nicht benötigt werden. Dafür kann man dann beim Grundchip die besten DIE raussuchen und sie auf dem Träger vereinen. Man kann sich also die Verzögerung bei der Fertigung sparen. Die Verifizierungszeit der Plattform trifft natürlich auch auf AMD zu.
Jedes Konzept hat seine Vor- und Nachteile.
Intel hat damit einen großen Chip und kann beim Package und der Testzeit sparen, AMD kann dafür die Produkte zeitiger und vermutlich auch trotz MCM billiger auf den Markt bringen weil die Chip Ausbeute aufgrund der kleineren Chips besser sein dürfte.
Natürlich benötigt der Skylake-X deutlich länger denn es ist ein separater Chip der seine eigene Entwicklungszeit benötigt die schon aufgrund der Komplexität länger dauert und was noch viel wichtiger ist, um bei einem so dicken Chip eine brauchbare Ausbeute raus zu bekommen muss der Fertigungsprozess weit genug gereift sein. Was wohl auch keiner beachtet hat, die Verifizierung der Plattform ist in dem Bereich deutlich umfangreicher und dauert länger.
Bei Naples liegt die Gewichtung etwas anders.
Zwar spart man mit einem MCM Aufbau bei der Entwicklungszeit des Chips muss sich aber um den MCM Aufbau kümmern udn benötigte Komponenten im Grundchip integrieren die für das Desktop Segment nicht benötigt werden. Dafür kann man dann beim Grundchip die besten DIE raussuchen und sie auf dem Träger vereinen. Man kann sich also die Verzögerung bei der Fertigung sparen. Die Verifizierungszeit der Plattform trifft natürlich auch auf AMD zu.
Jedes Konzept hat seine Vor- und Nachteile.
Intel hat damit einen großen Chip und kann beim Package und der Testzeit sparen, AMD kann dafür die Produkte zeitiger und vermutlich auch trotz MCM billiger auf den Markt bringen weil die Chip Ausbeute aufgrund der kleineren Chips besser sein dürfte.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Nein, eher wie beim Hochzählen einer Variable (aus C++ & Co.): Zen 2, Zen 3..Du meinst einfach nur eine Art "zwei-drei Steppings zum Ur-Zen"?
Das werden immer neue Designs sein (aufeinander basierend).
p4z1f1st
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Nein, eher wie beim Hochzählen einer Variable (aus C++ & Co.): Zen 2, Zen 3..
Das werden immer neue Designs sein (aufeinander basierend).
Dann müsste es doch Zen++ heißen, oder etwa nicht?...
Jaja, ich habe verstanden
Ich gebe zu, dass man mein Post durchaus so verstehen könnte, allerdings war es in keinster Weise als Kritik an Intel gemeint. Es sollte eigentlich nur verdeutlich wie schwierig es ist einen so großen Chip auf entsprechende Taktraten zu bringen. Wenn man es schafft, ist es es die bessere Wahl, weil man einigen Problemen aus dem Weg gehen kann. Intel's Weg ist der Königsweg, wenn man es sich den leisten kann. AMD kann das nicht, also mussten sie einen anderen Weg finden. AMDs Architektur funktioniert überraschend gut, man sieht aber auch ein paar Schwächen. Diese lassen sich zwar vermutlich mit sorgfältiger Programmierung größtenteils umgehen, aber es wird vermutlich immer Software geben, die nicht entsprechend optimiert wird und damit Intels Architektur bevorzugt, zumindest bei <= 10 Kernen. Bei mehr Kernen benutzt Intel ja ähnlich wie AMD mehrere Blöcke.Na @Limit64. Diese Erklärung war echt super, also absolut neutral.
AMDs Baukastenprinzip erlaubt es in kurzer Zeit verschiedene Varianten zu entwickeln. Wenn jetzt ein großer Auftraggeber käme und eine 12C APU wollte, wäre es AMD vermutlich möglich eine solche in wenigen Monaten zu entwickeln. Das ist der Vorteil der modularen Bauweise. Intel verfügt übrigens ebenfalls über eine solche, allerdings wird diese aktuell nur für CPUs mit >10C verwendet. Mit höherem Konkurrenzdruck könnte ich mir aber vorstellen, dass Intel ebenfalls auf mehr Modularität setzt, vielleicht schon mit Coffee Lake als Basis.Also sind Jahre plötzlich Monate? Seit Jahren kam nichts in diesem Bereich von AMD, also hatte Intel garkeinen Zugzwang irgendetwas zu liefern. Auch hat AMD das nicht in Monaten geschafft, sondern die Entwicklung von Zen oder Naples hat jahrelang gedauert. In denen AMD in fast keinem Bereich Konkurrenz war, gegenüber Intel.
Ich finde AMD zwar sympathischer, allerdings würde ich mich nicht als Fan bezeichnen. Der Aufwand, den Intel betrieben hat um einen monolithischen 10C auf so hohe Taktraten zu bekommen ist bewundernswert, beim Preis-Leistungs-Verhältnis hat AMDs "Low Cost"-Ansatz aber deutliche Vorteile.Also man kann definitiv AMD Fan sein oder sich z.b generell über Ryzen freuen und auf folgende warten. Aber glatten Mist zu schreiben, wie toll AMD war, ist traurig. Weil es die bisherige Realität völlig verkennt.
Dresdenboy
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Dann müsste es doch Zen++ heißen, oder etwa nicht?...
Wo du recht hast..
Neue Neuigkeiten: https://www.computerbase.de/2017-03/amd-pinnacle-ridge-2018-roadmap/
bbott
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Hat schon jemand die Skalierung auf der Grafik auf die IPC von Zen+ gemacht?
Da aus den angepeilten 40% nun sogar 52% geworden sind war zumindest diese Angabe tief gestapelt.
Überschlagen legt Zen+ nochmals 50% an IPC zu also um 20% zu. Wenn man nun die 52% berücksichtigt stellt sich die Frage müssen die von den 20% abgezogen werden, da Verbesserungen von Zen+ bereits in Zen aktiviert werden konnten?!
Dagegen Spricht aber, dass Zen+ bzw. Zen 2 unabhängig entwickelt worden sein soll, dann kämen die 20% hinzu und falls AMD ebenfalls tief gestapelt könnten es auch mehr als 20% werden.
Damit könnte Zen+ AMDs Sandy Bridge werden.
Da aus den angepeilten 40% nun sogar 52% geworden sind war zumindest diese Angabe tief gestapelt.
Überschlagen legt Zen+ nochmals 50% an IPC zu also um 20% zu. Wenn man nun die 52% berücksichtigt stellt sich die Frage müssen die von den 20% abgezogen werden, da Verbesserungen von Zen+ bereits in Zen aktiviert werden konnten?!
Dagegen Spricht aber, dass Zen+ bzw. Zen 2 unabhängig entwickelt worden sein soll, dann kämen die 20% hinzu und falls AMD ebenfalls tief gestapelt könnten es auch mehr als 20% werden.
Damit könnte Zen+ AMDs Sandy Bridge werden.
Woerns
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Da aus den angepeilten 40% nun sogar 52% geworden sind war zumindest diese Angabe tief gestapelt.
Ursprünglich sollte Zen doch schon Ende letzten Jahres kommen. Aber anscheinend musste AMD eine Schleife mehr drehen als ursprünglich geplant.
Denkbar dass in diesem Zuge noch ein bisschen neuer Kleinkram mit reingenommen wurde, der die IPC weiter verbessert,
und wir die erste Iteration, auf die sich die 40% bezogen, nie zu Gesicht bekommen.
MfG
bbott
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Denkbar dass in diesem Zuge noch ein bisschen neuer Kleinkram mit reingenommen wurde, der die IPC weiter verbessert,
und wir die erste Iteration, auf die sich die 40% bezogen, nie zu Gesicht bekommen.
Oder aber man ist bei den Simulationen von dem Worst Case ausgegangen eben 40%, nur das Bottlenecks nicht so stark auf traten wie befürchtet und 52% heraus kamen.
p4z1f1st
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Ich würde einfach mal nach dem Motto gehen "das Schlimmste erwarten, das Beste hoffen" - sprich, die 12%-Punkte (40% auf 52%) würde ich vom "IPC-Increase" zu Zen+ abziehen.
Wenn diese 12%-Punkte am Ende doch "extra" anzusehen sind, dann kann man sich umso mehr freuen.
Wenn diese 12%-Punkte am Ende doch "extra" anzusehen sind, dann kann man sich umso mehr freuen.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Hier sehe ich es eher wie bbott. Im Ryzen ist mir bis jetzt nichts bekannt, was neu oder anders ggüber. der Hot Chips Präsentation ist. Die 40%-52%-Diskrepanz entstammt eher der Unsicherheit. Auf AMDs offizieller Seite stand sogar "up to 40%". Man hat gelernt. Am Ende bleiben sowohl eine wohlgesonnenere Presse u. Kundschaft, als auch motiviertere Mitarbeiter (Ziel übererfüllt statt verfehlt trotz Streß u. Ärger) und ein überraschterer Konkurrent übrig.Ursprünglich sollte Zen doch schon Ende letzten Jahres kommen. Aber anscheinend musste AMD eine Schleife mehr drehen als ursprünglich geplant.
Denkbar dass in diesem Zuge noch ein bisschen neuer Kleinkram mit reingenommen wurde, der die IPC weiter verbessert,
und wir die erste Iteration, auf die sich die 40% bezogen, nie zu Gesicht bekommen.
MfG
--- Update ---
Kann nie schaden. Die 12% "Bonus" (oder Streuung, außerdem ja nicht überall, wie bei Games im CPU-Limit, CCX-Hopping) und trotz IMC mit hohen Latenzen wie XV sehe ich nicht als vorgezogene Performance-Features. So fein kann man das zwischendurch gar nicht aufsplitten - außer mit Aufwänden, die sich nicht lohnen.Ich würde einfach mal nach dem Motto gehen "das Schlimmste erwarten, das Beste hoffen" - sprich, die 12%-Punkte (40% auf 52%) würde ich vom "IPC-Increase" zu Zen+ abziehen.
Wenn diese 12%-Punkte am Ende doch "extra" anzusehen sind, dann kann man sich umso mehr freuen.
amdfanuwe
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Wie soll im Bild die Skalierung korrekt sein, wenn noch kein ZEN+ verfügbar ist?
Das Bild sagt doch nur, dass ZEN+ bessere IPC haben wird als ZEN.
Um die Aussage zu erfüllen, reicht es wenn unter bestimmten Bedingungen ein + erreicht wird. Unter normaler Anwendung könnte sich das dann kaum bemerkbar machen.
Ich denke mal, dass der X86 Bonbon weitestgehend gelutscht ist und keine großartigen IPC Verbesserungen mehr kommen werden.
Das Bild sagt doch nur, dass ZEN+ bessere IPC haben wird als ZEN.
Um die Aussage zu erfüllen, reicht es wenn unter bestimmten Bedingungen ein + erreicht wird. Unter normaler Anwendung könnte sich das dann kaum bemerkbar machen.
Ich denke mal, dass der X86 Bonbon weitestgehend gelutscht ist und keine großartigen IPC Verbesserungen mehr kommen werden.
hoschi_tux
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Habe im CB Forum gelesen, dass nach Aussage von Su Zen noch das Potenzial für weitere 17% IPC-Steigerung bot laut den Ingenieuren. Wieviel da dran ist, k. A.
Wenn dem so ist, dürfte Zen+ mit einer Verbesserung der Fertigung und etwas mehr Taktspielraum, etwas händischer Hardwareoptimierung für die nächsten 4 Intel Generationen reichen
Wenn dem so ist, dürfte Zen+ mit einer Verbesserung der Fertigung und etwas mehr Taktspielraum, etwas händischer Hardwareoptimierung für die nächsten 4 Intel Generationen reichen
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