IBM stellt neuen Chip 'Cell' vor und macht Intel starke Konkurrenz

http://finanzen.sueddeutsche.de/nws.php?nws_id=1000362763&cmp_id=1000011129&ntp_id=362,383,385

BRÜSSEL (dpa-AFX) - Der Technologiekonzern IBM will einem Pressebericht zufolge am Montag den neuen Chip "Cell" präsentieren. Der Prozessor sei mit den japanischen Elektronikkonzernen Sony und Toshiba entwickelt worden, berichtet das "Wall Street Journal Europe" (WSJE, Montagausgabe).

Die Unternehmen würden voraussichtlich ankündigen, dass "Cell" im kommenden Jahr in Kleinserie gehe und ab 2006 in verschiedenen Geräten eingesetzt werde. Der neue Chip werde ein starker Konkurrent von den Produkten des weltgrößten Chipherstellers Intel .

Der Verkauf des ersten auf "Cell" basierenden Produkts soll im kommenden Jahr beginnen, schreibt die Zeitung. Dieses sei eine Arbeitsstation für Videogame-Designer und Hollywood-Animations-Studios. Der Preis stehe noch nicht fest. Der Prozessor solle eine Geschwindigkeit von 16 Billionen Rechenoperationen pro Sekunde erreichen können.


Technische Details - jetzt auf deutsch:
http://www.eetimes.de/at/news/showArticle.jhtml?articleID=54200815&pgno=1


auch:

http://www.theinquirer.net/?article=19941

http://www.vnunet.de/personal/article.asp?ArticleID=20041129005

neu:
http://golem.de/0411/34917.html

IBM, Sony und Toshiba haben jetzt erstmals Details zu ihrem kommenden Prozessor mit Codenamen "Cell" veröffentlicht, der unter anderem in Sonys PlayStation-2-Nachfolger zum Einsatz kommen wird. Die Unternehmen wollen mit dem Chip PC und Unterhaltungselektronik vereinen und zugleich die PC-Architektur ablösen. ...

So wurde bestätigt, dass es sich bei Cell um einen 64-Bit-Power-Prozessor mit mehreren synergistischen Prozessorkernen mit hoher Fließkomma-Leistung handeln wird. ..

Der Chip basiert auf einer Multi-Thread- und Multicore-Architektur und soll in der Lage sein, mehrere Betriebssysteme gleichzeitig auszuführen. Er soll mit hoher Bandbreite an den Hauptspeicher und andere Chips angebunden sein und über ein flexibles I/O-Interface auf dem Chip verfügen. ...

und:
http://cbs.marketwatch.com/news/new...162011&siteid=bigcharts&tool=1&dist=bigcharts

The IBM design allows for co-processors on the same chip, potentially offering faster speed than the Intel Corp. (INTC) design, the report said, citing analysts.



http://www.n-tv.de/5455647.html
IBM will den Mikroprozessor in PCs verwenden, die das Unternehmen mit der Sony-Spielesparte Sony Computer Entertainment entwickelt. Sony kündigte für 2006 Server für den Privatgebrauch und Fernsehschirme mit hoher Bildschärfe an, die mit dem Chip bestückt sein sollen. Zudem bekräftigte das japanische Unternehmen seine Pläne, den Mikroprozessor in der nächsten Generation von Konsolen zu nutzen, die im Mai vorgestellt werden soll. "Unsere Zusammenarbeit mit Sony führt zu einer neuen Ära der Innovationen in der Halbleiter- und Computer-Industrie", sagte IBM- Manager Colin Parris.



http://bigcharts.marketwatch.com/news/articles.asp?guid={1AA83571-C697-423C-9A42-357361632C10}&newsid=828203301&symb=INTC&sid=2564

"The current PC architecture is nearing its limits," said Ken Kutaragi, Sony's executive deputy president and chief operating officer.

Dann hol ich mir 144 davon, saug mir Linpack aus dem Netz und versuch dann unter die Top Ten damit, zu kommen. quasi: Earth Simulator 8)

So wurde bestätigt, dass es sich bei Cell um einen 64-Bit-Power-Prozessor mit mehreren synergistischen Prozessorkernen mit hoher Fließkomma-Leistung handeln wird.

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LOL. Der Redakteur, der das verbrochen hat weis auch nicht wovon er spricht...

Ansonsten geben die "News" nicht viel neues her. Vgl. http://www.planet3dnow.de/vbulletin/showthread.php3?s=&postid=1186651

Original geschrieben von HenryWince
Der Redakteur, der das verbrochen hat weis auch nicht wovon er spricht...

Ansonsten geben die "News" nicht viel neues her.

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They include a 128-kbyte local pipe-lined SRAM that goes between the stream processor and the local bus, a bank of one hundred twenty-eight 128-bit registers and a bank of four floating-point and four integer execution units, which appear to operate in single-instruction, multiple-data mode from one instruction stream. Software controls data and instruction flow through the processor.

aus den Papieren von IBM & Co.
http://www.eetimes.com/semi/news/showArticle.jhtml?articleId=54200580&pgno=2

Das Design ist superskalar und hat 4 Integer und 4 FPU - Unit (je Core)
Das 128k - SRAM erinnert mich an das L0-Patent von AMD.

Für den Multimedia-Einsatz sind die 4 FPUs recht sinnvoll, oder ?

Auch wird von 'Virtualisierung' gesprochen, die hardwaremässig unterstützt wird.


@HenryWince
in deinem Link ist dies auch schon so aufgeführt, nur jetzt geht es in die Produktion.
Neu nun Angaben zu dem 4,8 GHz / 128 Bit breit SRAM inside und dem 6,4 GHz (wohl eher 3,2 GHz DDR) Links (= Hypertranport Version 3.x !?). Die CPU-Units könnten nun auch mit den 4,8 GHz laufen, oder eher 1/2 = 2,4 GHz; wäre elektrisch für 65nm ein recht stromsparenden Bereich.
Also mal auf die nächsten Details hoffen.

Jede APU besteht ihrerseits aus 4 Integer und 4 FPU Einheiten zuzüglich 128k Memory sowie 128 128bit Registern besteht.

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Würdest du die Postings und die Links mal lesen wäre dir aufgefallen, das diese Information schon vo r ca. 1.5 Jahren bekannt war... Soviel dazu.

edit:

> Neu nun Angaben zu dem 4,8 GHz SRAM inside

Dabei ist aber noch nicht klar was damit gemeint ist: Die echte SRAM Taktrate (unwahrscheinlich) oder etwa nur die Geschwindigkeit des "Local busses" zwischen den APUs (wovon ich ausgehe) angegeben ist.

> und dem 6,4 GHz (wohl eher 3,2 GHz DDR) Links

Das ist der BE-Bus, der nach aussen hin in der ersten Ausbaustufe mittels Redwood (=Rambus Propriarity 6.4Ghz Link) realisiert wird.

Original geschrieben von HenryWince
Würdest du die Postings und die Links mal lesen wäre dir aufgefallen, das diese Information schon vo r ca. 1.5 Jahren bekannt war... Soviel dazu.

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auch das ? : http://www.tecchannel.de/news/hardware/18370/index.html

IBM hat aber bereits erklärt, eine Rackmount-Ausführung mit mehreren Cell-Chips werde eine Rechenleistung von 16 Tflops erreichen.

Der Supercomputer in Kühlschrank-Größe, ok das hat IBM auch Ende 2003 schon angekündigt.

Original geschrieben von HenryWince
> Neu nun Angaben zu dem 4,8 GHz SRAM inside

Dabei ist aber noch nicht klar was damit gemeint ist: Die echte SRAM Taktrate (unwahrscheinlich) oder etwa nur die Geschwindigkeit des "Local busses" zwischen den APUs (wovon ich ausgehe) angegeben ist.

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They include a 128-kbyte local pipe-lined SRAM that goes between the stream processor and the local bus ...

http://www.eetimes.com/semi/news/showArticle.jhtml?articleId=54200580&pgno=2

dto. Henry , einfach GENAU lesen.

Man kann nur über 2,4 GHz DDR oder eben 4,8 GHz steriten, wobei ich bei IBM in den technischen Unterlagen echte GHz vermute = 4,8 GHz !
(vgl. http://www.hardtecs4u.com/?id=1074812561,25729,ht4u.php = FinFET für H1'06)

Und eetimes hat nicht Planstudien von 2002 abgeschrieben, sondern die heutige Vorabinfo von IBM direkt zur Detail-Präsentation Anf. 2005.
Das Dings ist fertig und hat auch einen definierten Launchplan.

Bzgl. BE-Bus habe ich Zweifel ...
Aber hier eine 'Cell'-ppt, die dies auch aufführt:
Quelle: http://www.cs.unc.edu/~zimmons/CELL.ppt

> dto. Henry , einfach GENAU lesen.

Selbiges empfehle ich Dir!

> Man kann nur über 2,4 GHz DDR oder eben 4,8 GHz steriten

Genau darum ging's doch. Das das Ding ein SRAM als Cache-Erstatz hat war klar, nur sehe ich bis jetzt nicht genau was das für eine Angabe sein soll. Wenn es die Taktfrequenz des SRAMs ist müßte es identisch mit der Corefrequenz sein, das sehe ich -- zumindest für 90nm als nicht gegeben. Wenn das die Targetfrequenz für eine 65nm-Version des Chips ist, ist das auch nur eine bessere Spekulation. Wann der 65nm Prozess soweit unter Kontrolle sein wird weis keiner so genau.

> Bzgl. BE-Bus habe ich Zweifel ...
> Aber hier eine 'Cell'-ppt, die dies auch aufführt:
> Quelle: http://www.cs.unc.edu/~zimmons/CELL.ppt

Schon aufgefallen, dass genau dieses Dokument von oglu im ersten "alten" Cell Posting genannt wurde? Aber auch andere Leute sehen das so (vgl. Hiroshige Goto)

> IBM hat aber bereits erklärt, eine Rackmount-Ausführung mit mehreren Cell-Chips werde eine Rechenleistung von 16 Tflops erreichen.

Fragt sich nur:
a) wann (mein Tipp: > 2007)
b) mit wievielen Chips (mein Tipp: ~1000 first Generation Chips)
c) mit welchem Systemaufwand (Speichersubsystem!)

Original geschrieben von HenryWince
> Man kann nur über 2,4 GHz DDR oder eben 4,8 GHz steriten

Genau darum ging's doch. Das das Ding ein SRAM als Cache-Erstatz hat war klar, nur sehe ich bis jetzt nicht genau was das für eine Angabe sein soll. Wenn es die Taktfrequenz des SRAMs ist müßte es identisch mit der Corefrequenz sein, das sehe ich -- zumindest für 90nm als nicht gegeben. Wenn das die Targetfrequenz für eine 65nm-Version des Chips ist, ist das auch nur eine bessere Spekulation. Wann der 65nm Prozess soweit unter Kontrolle sein wird weis keiner so genau.

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The initial chips are being built in 90-nm SOI technology,
with 65-nm devices reportedly sampling.

(auch: 'IBM (IBM) later today is expected to announce the limited production plans for a chip for home entertainment products, the Wall Street Journal reported.'


In 90nm in begrenzter Stückzahl die Produktion. (Gedacht für Entwickler)
Die 65nm als Samples. Es gab auch schon vor Wochen zu 65nm SRAMs von IBM


Zur Erinnerung ... das Mooresche Gesetz ist die Leitlinie in der digitalen Halbleiterwelt. Intel hat sich bei 4 GHz jetzt davon distanziert, die anderen aber nicht.
Sony dürfte auch nicht 350 Millionen Dollar an IBM für die 65nm Fertigung gezahlt haben, nur um mal zu sehen, obs funktioniert.


UND: demnächst steht die Hardware-Veröffentlichung zur XBox2 an, auch bei IBM gefertigt.


http://www.eetimes.com/semi/news/sh...id=45K3TNBS13B3SQSNDBESKHA?articleId=54200580
Bem: hat update erfahren ...


Die Presseerklärung: http://www.sony.net/SonyInfo/News/Press/200411/04-1129BE/

Sony - The companies expect that a one rack Cell processor-based workstation will reach
a performance of 16 teraflops or trillions of floating point calculations per second.

jetzt auch bei heise.de
Der IBM-Server ist durch die weltweiten Anfragen seit Stunden nur noch überlastet.
Die Welt staunt ...

http://anandtech.com/news/shownews.aspx?i=23434

Cell-Core : 4,60 GHz inside

Dürfte zu 90% kein Fake sein und sich wohl auf die SOI-65nm /2006 beziehen und müßte dann per FinFET realisiert worden sein.
Vcc = 1,30 V klingt super,
wobei SOI-90nm wohl bei der Vcc mal 2,3 - 2,7 GHz packten dürfte.

vgl: http://www.hardtecs4u.com/?id=1074812561,25729,ht4u.php
65 nm / 11-layer FinFET/SSOI 5 GHz+ VMX2 1H 2006


Zitat:

IBM, Sony Corporation (Sony) and Sony
Computer Entertainment Inc. (SCEI) announced today that they have powered-on the first Cell* processor-based workstation.
The prototype workstation is the first computing application planned for the highlyanticipated Cell processor.

Der Protyp müßte in Böbblingen stehen, da in einer früheren Presseerklärung das dortige IBM-Zentrum die Cell/Workstation-Entwicklung leitet.