AMD lizensiert Z-RAM Gen2

Innovative Silicon Inc. (ISi), der Hersteller von Z-RAM, hat heute die Verfügbarkeit der zweiten Generation von Z-RAM bekanntgeben. Z-RAM Gen2 soll bei signifikanten Leistungsverbesserungen auch einen wesentlich geringeren Energieverbrauch besitzen und wurde wie die Vorgängergeneration von AMD lizensiert.
<ul><i>"Commented Craig Sander, corporate vice president, technology development at AMD: “We are very excited about Z-RAM Gen2. The combination of density, power, and performance coupled with its ability to work with our standard manufacturing processes makes it an extremely attractive option for use in our future microprocessors.”"</i></ul>
Die Spezifikationen von Z-RAM Gen2 bei Herstellung in 65nm:
<ul><li> Ultra-high density: greater than 5Mbits per mm2 at 65nm, and greater than 10Mbits per mm2 at 45nm (1.4x – 2x denser than eDRAM and 5x-6x denser than SRAM)</li><li> High performance random array access: greater than 400MHz (when optimized for performance)</li><li> Very low active power consumption: under 10&#956;W/MHz (when optimized for low-power)</li></ul>

<center><img src="/news_images/technology_node.jpg"></center>
Laut der <a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=291387">Pressemitteilung</a> wurde Z-RAM Gen2 bereits 90nm Fertigung hergestellt und validiert, Testchips werden momentan in 65nm und 45nm gefertigt.

<b>Link zum Thema:</b> <a href="http://www.innovativesilicon.com/en/pdf/z-ram.pdf" target="b">Z-RAM SHRINKS EMBEDDED MEMORY (pdf)</a>

Hi
Mein Englisch ist leider sehr schlecht. Was ist der Vorteil von z ram in Sachen Geshcwindigkeit?

Morpheus

Flapsig ausgedrückt is Z-RAM ne Mischung aus L2-Cache und RAM - also sowas wie n großer L3-Cache und somit (richtig angewandt und auch von der Software ensprechend genutzt) eine Möglichkeit, erheblich größere Datenmengen als in den herkömmlichen L2-Cache passen in erheblich größerer Geschwindigkeit als es der RAM ermöglicht abzulegen und wieder abzufragen.
Also sozusagen ne andere Dimension

kommt nur mir der gedanke oder konnte das nun auch sehr interessant für GPUs sein8)

morpheus1969 schrieb:

Hi
Mein Englisch ist leider sehr schlecht. Was ist der Vorteil von z ram in Sachen Geshcwindigkeit?

Zum Vergrößern anklicken....

Z-RAM ist langsamer als SRAM beim zufälligen Zugriff, dafür aber durch Zeilencache (wie beim DRAM) innerhalb einer CPU für längere Datenblöcke ähnlich schnell.

Bei AMD ist der shared L3 ein idealer Kandidat für Z-RAM, da hier eh nur größerer Datenblöcke abgelegt werden.
Sollte der 6M Shanghai (s. http://www.planet3dnow.de/vbulletin/showthread.php?p=2986294#post2986294) tatsächlich kommen, könnte AMD hier viel mehr Cache ohne Mehrkosten oder Yieldrate-Probleme herstellen.

Für uns Mainstream-User ist die RAM-Technik des L3 egal, aber AMD könnte die MB recht zügig erhöhen, wenn es gewünscht wird.
Im Prinzip kann Intel jetzt auf seine Cores Cache buttern soviel sie wollen - AMD kann ohne viel Aufwand nachziehen.

In 65nm ergeben sich bei 7-10 mm2 Brutto-Fläche schon 4 MByte L3-Cache,
in 45nm gut 8 MByte. Der C2D benötigt ca. 70 mm2 für 4 MB-L2.
Ein 45nm Quad-Core Server-Chip mit 64 MByte shared L3 wäre sicherlich kostengünstig so zu fertigen. Ebenso ein CPU-GPU Kombi-Core mit 4-32 MByte lokalem Videoram (bei Notebooks eine interessante Variante).

rkinet schrieb:

In 65nm ergeben sich bei 7-10 mm2 Brutto-Fläche schon 4 MByte L3-Cache,
in 45nm gut 8 MByte. Der C2D benötigt ca. 70 mm2 für 4 MB-L2.
Ein 45nm Quad-Core Server-Chip mit 64 MByte shared L3 wäre sicherlich kostengünstig so zu fertigen. Ebenso ein CPU-GPU Kombi-Core mit 4-32 MByte lokalem Videoram (bei Notebooks eine interessante Variante).

Zum Vergrößern anklicken....

Die Frage die sich mir stellt:
Welche Geschwindigkeit im Vergleich zu Intels Cache-RAM erreicht AMDs Z-RAM?
AFAIK ist der Cache beim C2D mit 100% CPU-Takt und 256bit angebunden. In den Slides zum Z-RAM werden aber nur 400MHz genannt. Mit wieviel Bit oder ob die Anbindung mit Double-(Quad)-Datarate geschieht steht nirgends.

Bei L2/L3-Cachegrössen jenseits der 4MB können Server, selbst bei nur geringen Performancevorteilen gegenüber "echtem" RAM, massiv profitieren, weil dann plötzlich ganze Tables in den Cache passen, die vorher im RAM gecacht wurden, aber wie sieht's da bei "normalen" Anwendungen oder Spielen aus?

KIC schrieb:

Mit wieviel Bit oder ob die Anbindung mit Double-(Quad)-Datarate geschieht steht nirgends.

Bei L2/L3-Cachegrössen jenseits der 4MB können Server, selbst bei nur geringen Performancevorteilen gegenüber "echtem" RAM, massiv profitieren, weil dann plötzlich ganze Tables in den Cache passen, die vorher im RAM gecacht wurden, aber wie sieht's da bei "normalen" Anwendungen oder Spielen aus?

Zum Vergrößern anklicken....

Normalerweise sind die Bitbreiten im DRAM 'gigantisch', da man für den Refresh nicht übermäßig viele Zeilen haben möchte.

Es bietet sich für AMD eh an, daß über einige Pufferzeilen der Zugriff abgewickelt werden, da die einzelnen Cores ja L3 benötigen aber unterschiedliche Bereiche davon.

So ein Puffer könnte durchaus 1K Byte haben, also 8192 Bit bzwl. Z-RAM breit sein.
Zu den Cores geht es dann eher in 128 o. 256 Bit Breite.
Erst nach max. 32 Transfers wäre dann aus dem Z-RAM nachzuladen, was dann 6-10 Takte zusätzlich benötigen würde.
Im Prinzip könnte Z-RAM so 3/4 der Performance von SRAM erhalten.

Vielleicht muss in der Praxis 5-7M Z-RAM implementiert werden um 4M SRAM im Mittel zu ersetzen. Wäre immer noch ein Vorteil für Z-Ram, wobei brutal speicherlastige Applikationen dann beim Z-RAM wirklich Flügel bekämen.

Meiner Meinung nach paßt die AMD L3-Strategie gut zum Z-RAM Design.
Zudem wird mit steigendem DRAM im System auch der CPU-Cache ansteigen müssen, was angesichts der hohen Taktraten, der übermäßig vielen nötigen Transitoren und der DIE-Fläche nicht gerade wünschenswert ist.

KIC schrieb:

Die Frage die sich mir stellt:
Welche Geschwindigkeit im Vergleich zu Intels Cache-RAM erreicht AMDs Z-RAM?
AFAIK ist der Cache beim C2D mit 100% CPU-Takt und 256bit angebunden. In den Slides zum Z-RAM werden aber nur 400MHz genannt. Mit wieviel Bit oder ob die Anbindung mit Double-(Quad)-Datarate geschieht steht nirgends.

Zum Vergrößern anklicken....

Die 400MHz (400 Mio. Zugriffe an zufälligen Adressen pro Sekunde) sind eine Latenzangabe, d.h. die Latenz beträgt 2.5ns, bei 3.2GHz Kerntakt wären das also 8 Taktzyklen. Dabei wird das wahrscheinlich nur die Latenz der Speicherzellen selber sein, das Interface kommt dann noch dazu. Hier könnten dann bei sehr großen Caches sogar Latenzvorteile für Z-RAM entstehen, da durch die höhere Speicherdichte geringere Signallaufzeiten auftreten. Für einen L3-Cache ist die Latenz vollkommen in Ordnung. Für einen schnellen L2 wird es vielleicht etwas knapp.
Die Breite und Geschwindigkeit der Anbindung ist erstmal unabhängig von der Latenz der Speicherzellen (siehe Rambus oder FBDMMs, teilweise DDR2). Das Interface wird wahrscheinlich mit Prozessortakt laufen und auch entsprechend "gepipelined" sein.