Hallo Nero,
die Anzahl der Cache-Stages ist immer im Kontext mit dem Rest der CPU-Architektur zu sehen.
Kleine Caches bieten schnellen Zugriff und sind nah an der CPU, können aber leider nicht allzu groß werden. Der Ausweg sind die Cache-Stages mit kleinen schnellen Caches nah an der CPU (L1), etwas größeren Caches mit immer noch hoher Bandbreite (L2 und L3).
Ein L4-Cache wäre denkbar, aber irgendwann steht der Verwaltungsaufwand nicht im Verhältnis zum Nutzen.
Wir haben auf dem Intel Developer Forum schon Prototypen gezeigt, wo auf dem CPU-Die auch der Speicher-Die Huckepack mit drauf ist (das könnte man mit etwas Fantasie als L4 bezeichnen), aber ob damit schon bald in einem Produkt zu rechnen ist steht in den Sternen.
Interessant sind auch die Konzepte zu Memory Level Parallelism, aber auch da ist noch nichts spruchreif.
Hiflt das?
Grüße,
Christian