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News AMD-Zen-2-Yields angeblich bei 70 Prozent
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Laut Bits ’n’ Chips soll die aktuelle Ausbeute (Englisch: Yield) bei der Produktion von AMDs Zen-2-Dies bei etwa 70 Prozent liegen und damit einen für eine neue Fertigungstechnik — wie sie die 7‑nm-Fertigung bei TSMC in der Variante 7HPC darstellt — sehr guten Wert aufweisen. Die kleinen CPU-Chiplets mit einer geschätzten Größe von etwa 80 mm² kommen AMD dabei zusätzlich zugute.
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bschicht86
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Interessant. Wenn AMD die (teil-?)defekten DIE's noch in kleineren (6- bzw. 4-kern-Chips) verwenden kann, müsste die theoretische Chipsausbeute weiter steigen.
deoroller
Grand Admiral Special
Die erfreulich hohe Ausbeute sorgt für weiterhin niedrige Preise.
bschicht86
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Wenn die Serveranbieter ihnen diese aus der Hand reißen, wohl eher nicht.
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Die erfreulich hohe Ausbeute sorgt für weiterhin niedrige Preise.
Naja, die Preise für Wafer selbst, sollen seit letztem Jahr deutlich gestiegen sein und der 7-nm-Prozess soll auch deutlich teurer sein als die Nodes davor.
https://www.golem.de/news/halbleiter-wafer-preise-werden-um-20-prozent-steigen-1802-132617-all.html
MacroWelle
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Was den Prozess betrifft: man sieht zwar dass die Kosten stärker steigen als früher, allerdings ist die Angabe pro mm² und bei einem kleineren Prozess kriegt man natürlich auch mehr Transistoren auf der gleichen Fläche unter. Wäre also die Frage wie das pro Transistor aussieht...
Vielleicht solltet ihr eure Berechnung noch einmal überprüfen, denn wenn man die Länge und die Breite verdoppelt hat man die vierfache Fläche...
Hätte eigentlich sofort beim erstellen der Tabelle auffallen müssen, dass die Verhältnisse überhaupt nicht stimmen.
Hätte eigentlich sofort beim erstellen der Tabelle auffallen müssen, dass die Verhältnisse überhaupt nicht stimmen.
OBrian
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Interessant. Wenn AMD die (teil-?)defekten DIE's noch in kleineren (6- bzw. 4-kern-Chips) verwenden kann, müsste die theoretische Chipsausbeute weiter steigen.
Das ist im Zweifel schon eingerechnet. In der Grafik hier im Artikel hat ja jemand einfach nur mal was eingetragen, um zu visualisieren, wie das aussähe (und wahrscheinlich sieht es so auch gar nicht aus, sondern die defekten sind am Wafer-Rand massiert). Aber wenn die Quelle (möglicherweise ein Mitarbeiter, der stolz ist auf seine Arbeit) sagt "wir haben 70% Ausbeute", warum sollte sie damit nicht den Anteil aller irgendwie verwendbaren Dies angeben, klingt ja besser als nur der Anteil der komplett heilen.
Außerdem gibt es ja noch Chips, die nur den Takt nicht schaffen bzw. nicht mit der Spannung, um im TDP-Rahmen zu bleiben. Ich frage mich, wie die gewertet werden: Als komplett heile (möglich, denn alle Ausführungseinheiten sind funktionstüchtig), total defekt (unwahrscheinlich) oder teildeaktivierbar (denn dann würde der Chip die TDP ja schaffen). Wahrscheinlich letzteres.
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OBrian
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ja, stimmt, Länge und Breite sind da verdoppelt worden. Aber die ca. 160mm² stimmen dann ja wieder. Ich änder das mal.Vielleicht solltet ihr eure Berechnung noch einmal überprüfen, denn wenn man die Länge und die Breite verdoppelt hat man die vierfache Fläche...
Hätte eigentlich sofort beim erstellen der Tabelle auffallen müssen, dass die Verhältnisse überhaupt nicht stimmen.
Aber so oder so ist das natürlich überhaupt nicht genau, nicht nur weil z.B. der gedacht I/O-Bereich in 7 nm nur geschätzt ist, es hängt ja auch von der Defektverteilung ab, und die weiß man ja nicht. Betrachte es einfach nur als ein bißchen Kaffeesatzleserei.
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WindHund
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Die 70% sind aber nicht zum ersten mal Aufgetaucht, das gab es auch bei Ryzen 1: 80%Das ist im Zweifel schon eingerechnet. In der Grafik hier im Artikel hat ja jemand einfach nur mal was eingetragen, um zu visualisieren, wie das aussähe (und wahrscheinlich sieht es so auch gar nicht aus, sondern die defekten sind am Wafer-Rand massiert). Aber wenn die Quelle (möglicherweise ein Mitarbeiter, der stolz ist auf seine Arbeit) sagt "wir haben 70% Ausbeute", warum sollte sie damit nicht den Anteil aller irgendwie verwendbaren Dies angeben, klingt ja besser als nur der Anteil der komplett heilen.
Außerdem gibt es ja noch Chips, die nur den Takt nicht schaffen bzw. nicht mit der Spannung, um im TDP-Rahmen zu bleiben. Ich frage mich, wie die gewertet werden: Als komplett heile (möglich, denn alle Ausführungseinheiten sind funktionstüchtig), total defekt (unwahrscheinlich) oder teildeaktivierbar (denn dann würde der Chip die TDP ja schaffen). Wahrscheinlich letzteres.
Also selbst wenn sie hier "best case" Angaben machen, sind es 10% weniger Ausbeute.
Die Frage ist wie groß sind die Wafer, 450mm ?
300mm gibt es seit 1997...
https://de.wikipedia.org/wiki/Wafer
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450mm hat noch niemand produktiv im Einsatz. Intel hatte die Pläne gestoppt, als es denen noch richtig gut ging.
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Die 70% sind aber nicht zum ersten mal Aufgetaucht, das gab es auch bei Ryzen 1: 80%
Also selbst wenn sie hier "best case" Angaben machen, sind es 10% weniger Ausbeute.
Die Frage ist wie groß sind die Wafer, 450mm ?
300mm gibt es seit 1997...
https://de.wikipedia.org/wiki/Wafer
Intel, Samsung, GlobalFoundries, TSMC und IBM hatten ein Konsortium für 450mm gegründet. Nach einem 5-Jahresprogramm mit Kosten von 4,8 Milliarden US-Dollar sind dann TSMC und Globalfoundries 2017 ausgestiegen.
Die Intel Fab in Oregon, die mal für 450mm angedacht war, wird auf Sicht von 10 Jahren nicht kommen/nicht damit ausgestattet. Es gibt Schätzungen, die für die weitere Entwicklung der notwendigen Techniken und Tools nochmal 10 Milliarden veranschlagen. Die Kosten scheut im Moment jeder.
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Blöde Frage aber: Was beeinflusst denn die Yield rate? Ist das ein reines Fertigungsmerkmal oder hat das auch etwas mit der Architektur/Maske zu tun?
MIWA
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Hat auch mit der Größe und schwirchkeit durch Architektur zu tun .
Je gröser des so geringer die Rate
So feiner die Strukturen und dichte der chips (architonisch) deso geringe die Rate
Und so weiter zur Mitte um deso besser die Chips
Je gröser des so geringer die Rate
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Die Fertigung muss in der Lage sein, die feinen Strukturen zuverlässig hinzubekommen.Blöde Frage aber: Was beeinflusst denn die Yield rate? Ist das ein reines Fertigungsmerkmal oder hat das auch etwas mit der Architektur/Maske zu tun?
Aber die Designer müssen im Gegenzug auch aufpassen, die Einschränkungen der Fertigung mit einzubeziehen.
Wenn die Leiterbahnen z.B. zu hoch und zu schmal sind, können sie umkippen nach dem Freiätzen. Wenn die Eckradien zu klein sind, kann das auch ungewollte Effekte geben.
Aber der Großteil wird schon durch fertigungsbedingte Defekte verursacht. Irgendein Staubkorn verirrt sich immer mal und bei kleinen Chips ist dann einfach weniger Fläche durch das eine Staubkorn hinüber als wenn man dicke Brocken fertigt.
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