AMD Carrizo kommt angeblich mit Stacked DRAM

Verfasst vonNero24

Ende 2013 hat­ten AMD und Spei­cher-Her­stel­ler Hynix auf der Mes­se RTI 3D ASIP ihre Zusam­men­ar­beit bei der Ent­wick­lung von sta­cked High-Band­width Memo­ry (HBM) bekannt gege­ben:

Bryan Black, Sr Fel­low and 3D pro­gram mana­ger at AMD noted that while die stack­ing has caught on in FPGAs and image sen­sors “..the­re is not­hing yet in main­stream com­pu­ting CPUs, GPUs or APUs” but that “HBM (high band­width memo­ry) will chan­ge this.” Black con­tin­ued, “Get­ting 3D going will take a BOLD move and AMD is rea­dy to make that move.” Black announ­ced that AMD is co-deve­lo­ping HBM with SK Hynix which is curr­ent­ly sam­pling the HBM memo­ry stacks and that AMD “…is rea­dy to work with customers.”

Sta­cked DRAM, zu Deutsch “gesta­pel­ter Spei­cher”, soll enor­me Trans­fer­ra­ten ermög­li­chen. Wäh­rend damals offi­zi­ell bekannt gege­ben wur­de, dass AMD zusam­men mit Hynix dar­an arbei­tet, will die ita­lie­ni­sche bitsandchips.it erfah­ren haben, dass bereits der Kaveri-Nach­fol­ger mit Code­na­men Car­ri­zo mit Sta­cked DRAM kom­men soll. Dazu soll der Spei­cher direkt neben dem Die auf das Packa­ge gepflanzt und in 20 nm pro­du­ziert, wäh­rend Car­ri­zo dem Bericht zufol­ge wei­ter­hin in 28 nm her­ge­stellt wer­den soll.

Die Bün­de­lung der Next-Gene­ra­ti­on-APUs mit High-Band­width-Memo­ry wür­de natür­lich Sinn erge­ben. Gera­de die aktu­el­len Top-Model­le bei den AMD Kaveri-APUs mit bis zu 512 GCN-Shader­pro­zes­so­ren sind arg limi­tiert durch das DDR3-Spei­cher­in­ter­face. Zwar wer­den bis zu DDR3-2133 auf zwei Kanä­len unter­stützt und DDR4 steht auch vor der Tür, doch ver­gli­chen mit den super­schnel­len Spei­cher­an­bin­dun­gen auf den dedi­zier­ten Gra­fik­kar­ten ist das immer noch lang­sam, zumal sich die GPU die Band­brei­te auch noch mit den 4 CPU-Ker­nen tei­len muss.

Dis­ku­tiert wer­den darf dabei wie die­ses High-Band­width-Memo­ry ange­spro­chen wird. Eini­ge Publi­ka­tio­nen bemü­hen dabei den Ver­gleich mit einem L3-Cache. In die­sem Fall wür­de das HBM nicht direkt adres­siert, son­dern die Loka­li­tät häu­fig ver­wen­de­ter Daten aus­nut­zend die­se ein­fach auto­ma­tisch vor­hal­ten. Die ande­re Mög­lich­keit wäre, dass der Spei­cher wie bei AMDs Side­port-Memo­ry damals als Spei­cher adres­siert wer­den kann. Da wird aktu­ell bei der “Gerücht-Erstat­tung” noch aller­hand vermischt.

Erst vor eini­gen Wochen hat­ten wir aus­führ­lich über Details zu Car­ri­zo berich­tet. Dass die neue APU die ver­bes­ser­ten Excava­tor-Ker­ne erhal­ten soll, also nach dem Ori­gi­nal, Piledri­ver und Steam­rol­ler nun die “Bull­do­zer 4.0”-Architektur, sowie einen DDR4-kom­pa­ti­blen Memo­ry-Con­trol­ler, war bereits bekannt. Von Sta­cked DRAM war bis dahin nicht die Rede. Sobald es offi­zi­el­le Infor­ma­tio­nen sei­tens AMD zu ver­mel­den gibt, wer­den wir dies natür­lich tun. Bis dahin gilt wie üblich: Ach­tung, Spekulation!