AMD Carrizo kommt angeblich mit Stacked DRAM

Ende 2013 hat짯ten AMD und Spei짯cher-Her짯stel짯ler Hynix auf der Mes짯se RTI 3D ASIP ihre Zusam짯men짯ar짯beit bei der Ent짯wick짯lung von sta짯cked High-Band짯width Memo짯ry (HBM) bekannt gege짯ben:

Bryan Black, Sr Fel짯low and 3D pro짯gram mana짯ger at AMD noted that while die stack짯ing has caught on in FPGAs and image sen짯sors ..the짯re is not짯hing yet in main짯stream com짯pu짯ting CPUs, GPUs or APUs but that HBM (high band짯width memo짯ry) will chan짯ge this. Black con짯tin짯ued, 쏥et짯ting 3D going will take a BOLD move and AMD is rea짯dy to make that move. Black announ짯ced that AMD is co-deve짯lo짯ping HBM with SK Hynix which is curr짯ent짯ly sam짯pling the HBM memo짯ry stacks and that AMD 쒋쫒s rea짯dy to work with customers.

Sta짯cked DRAM, zu Deutsch 쐅esta짯pel짯ter Spei짯cher, soll enor짯me Trans짯fer짯ra짯ten erm철g짯li짯chen. W채h짯rend damals offi짯zi짯ell bekannt gege짯ben wur짯de, dass AMD zusam짯men mit Hynix dar짯an arbei짯tet, will die ita짯lie짯ni짯sche bitsandchips.it erfah짯ren haben, dass bereits der Kaveri-Nach짯fol짯ger mit Code짯na짯men Car짯ri짯zo mit Sta짯cked DRAM kom짯men soll. Dazu soll der Spei짯cher direkt neben dem Die auf das Packa짯ge gepflanzt und in 20 nm pro짯du짯ziert, w채h짯rend Car짯ri짯zo dem Bericht zufol짯ge wei짯ter짯hin in 28 nm her짯ge짯stellt wer짯den soll.

Die B체n짯de짯lung der Next-Gene짯ra짯ti짯on-APUs mit High-Band짯width-Memo짯ry w체r짯de nat체r짯lich Sinn erge짯ben. Gera짯de die aktu짯el짯len Top-Model짯le bei den AMD Kaveri-APUs mit bis zu 512 GCN-Shader짯pro짯zes짯so짯ren sind arg limi짯tiert durch das DDR3-Spei짯cher짯in짯ter짯face. Zwar wer짯den bis zu DDR3-2133 auf zwei Kan채짯len unter짯st체tzt und DDR4 steht auch vor der T체r, doch ver짯gli짯chen mit den super짯schnel짯len Spei짯cher짯an짯bin짯dun짯gen auf den dedi짯zier짯ten Gra짯fik짯kar짯ten ist das immer noch lang짯sam, zumal sich die GPU die Band짯brei짯te auch noch mit den 4 CPU-Ker짯nen tei짯len muss.

Dis짯ku짯tiert wer짯den darf dabei wie die짯ses High-Band짯width-Memo짯ry ange짯spro짯chen wird. Eini짯ge Publi짯ka짯tio짯nen bem체짯hen dabei den Ver짯gleich mit einem L3-Cache. In die짯sem Fall w체r짯de das HBM nicht direkt adres짯siert, son짯dern die Loka짯li짯t채t h채u짯fig ver짯wen짯de짯ter Daten aus짯nut짯zend die짯se ein짯fach auto짯ma짯tisch vor짯hal짯ten. Die ande짯re M철g짯lich짯keit w채re, dass der Spei짯cher wie bei AMDs Side짯port-Memo짯ry damals als Spei짯cher adres짯siert wer짯den kann. Da wird aktu짯ell bei der 쏥er체cht-Erstat짯tung noch aller짯hand vermischt.

Erst vor eini짯gen Wochen hat짯ten wir aus짯f체hr짯lich 체ber Details zu Car짯ri짯zo berich짯tet. Dass die neue APU die ver짯bes짯ser짯ten Excava짯tor-Ker짯ne erhal짯ten soll, also nach dem Ori짯gi짯nal, Piledri짯ver und Steam짯rol짯ler nun die 쏝ull짯do짯zer 4.0-Architektur, sowie einen DDR4-kom짯pa짯ti짯blen Memo짯ry-Con짯trol짯ler, war bereits bekannt. Von Sta짯cked DRAM war bis dahin nicht die Rede. Sobald es offi짯zi짯el짯le Infor짯ma짯tio짯nen sei짯tens AMD zu ver짯mel짯den gibt, wer짯den wir dies nat체r짯lich tun. Bis dahin gilt wie 체blich: Ach짯tung, Spekulation!