AMDs Excavator-Architektur kommt mit AVX2

Wie immer kom­men ers­te belast­ba­re Infor­ma­tio­nen zu neu­en CPU-Archi­tek­tu­ren von den Com­pi­ler­bau­ern. Nun sind im GCC-Quell­code erst­mals Zusät­ze für die “BDver4”-Architektur auf­ge­taucht, wobei es sich mit an Sicher­heit gren­zen­der Wahr­schein­lich­keit um Excava­tor han­delt. Bis­her gab es bereits Anpas­sun­gen für BDver1, BDver2 und BDver3, wor­un­ter sich die Bulldozer‑, Piledri­ver- und Steam­rol­ler-Archi­tek­tu­ren ver­bar­gen. Zur Erin­ne­rung, AMDs Archi­tek­tur-Fahr­plan sieht so aus:

Neue­run­gen

Was gibt es also zu berich­ten? Größ­te Neue­rung, die zwar schon erwar­tet wur­de, aber nun als sicher ange­nom­men wer­den kann, ist die AVX2-Unter­stüt­zung. Intel hat AVX2 vor ein paar Mona­ten mit sei­ner Has­well-Archi­tek­tur in den Markt gebracht. Grob betrach­tet han­delt es sich dabei um die Erwei­te­rung von AVX auf Inte­ger-Befeh­le. Bei AVX1 gab es nur Gleit­kom­main­struk­tio­nen. AMD hat­te zwar schon ähn­li­ches mit sei­ner eige­nen Erwei­te­rung XOP, aller­dings gab es die nur für 128 Bit, wäh­rend AVX2 natür­lich wie AVX1 auch 256 Bit nut­zen kann.

Zusätz­lich zu AVX2 wer­den auch noch ein paar weni­ger bekann­te Befeh­le unterstützt:

• MOVBE: Ein­zel­ne Instruk­ti­on, ursprüng­lich von Atom ein­ge­führt, wird seit kur­zem auch in allen ande­ren Chips implementiert
• BMI2: 8 zusätz­li­che Befeh­le zur Bit-Mani­pu­la­ti­on, eben­falls mit Has­well eingeführt
• RDRAND: Zufalls­zah­len­ge­ne­ra­tor zur bes­se­ren Ver­schlüs­se­lung, ein­ge­führt mit Ivy-Bridge

AMDs Excava­tor wird mit Has­well in Sachen Instruk­ti­ons­kom­pa­ti­bi­li­tät also fast gleich­zie­hen. Nur fast, denn Intels neue TSX-Befeh­le, die eben­falls mit Has­well ein­ge­führt wur­den und die Spei­cher­ver­wal­tung mit­tels Trans­ak­tio­nen ermög­licht, wird nicht genannt. Ver­mut­lich ist dazu ein tie­fe­rer Ein­griff in den Spei­cher­kon­trol­ler nötig.

Spe­ku­la­tio­nen

Inter­es­sant wird sein, wie AMD die AVX2-Befeh­le imple­men­tie­ren wird. Es ist zu erwar­ten, dass AMD das FPU-Design ändern wird. Das erscheint bei Inte­ger­in­struk­tio­nen zwar erst ein­mal etwas merk­wür­dig, aber auch XOP lief schon auf der FPU, da die Inte­ger­re­gis­ter nicht 128 Bit breit sind. An 256 Bit ist natür­lich erst recht nicht zu denken.

Ob die FPU in Zuge die­ser Neue­rung auch gleich einen Aus­bau auf 2x256 Bit bekommt, ist unbe­kannt. Nach­dem die aktu­el­le Bull­do­zer-Archi­tek­tu­ren schon kei­ne Kost­ver­äch­ter in Sachen Ener­gie­um­set­zung sind, soll­te man dies aber wohl nicht vor einem Shrink auf den nächst­klei­ne­ren Node erwar­ten. Nach­dem AMD in letz­ter Zeit aber nur klei­ne Schrit­te macht, für den Ser­ver­be­reich nächs­tes Jahr sogar noch ein­mal einen neu­en Pro­zes­sor namens War­saw mit Piledri­ver-Archi­tek­tur statt Steam­rol­ler bringt, darf man wohl anneh­men, dass Excava­tor kein gro­ßer Sprung sein wird und eben­falls noch in 28 nm pro­du­ziert wird.

Quel­len:

• BDVer4-Patch in der GCC-Mailingliste
• BMI2 | Hard­ware Secrets.
• Intel Digi­tal Ran­dom Num­ber Gene­ra­tor (DRNG) Soft­ware Imple­men­ta­ti­on Gui­de | Intel Deve­lo­per Zone.
• Ana­ly­sis of Haswell’s Tran­sac­tion­al Memo­ry.
• AMD aktua­li­siert Opte­ron-Road­map bis 2014 — Ber­lin, War­saw und Seat­tle sol­len es rich­ten [Update] — Pla­net 3DNow!