AMD Zen 3 Architektur im Detail

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√Ąnderungen ‚Äď INT und FP Execution

Ein­hei­ten

Sobald alle Befeh¬≠le deko¬≠diert und gela¬≠den sind, die Daten geholt und in der Queue bereit zur Bear¬≠bei¬≠tung, beginnt die eigent¬≠li¬≠che Berech¬≠nung durch die Aus¬≠f√ľh¬≠rungs¬≠ein¬≠hei¬≠ten. Deren Anzahl hat AMD aber¬≠mals erh√∂ht, das Design ist also noch¬≠mal brei¬≠ter gewor¬≠den. Zen 3 hat nun nicht weni¬≠ger als 16 Aus¬≠f√ľh¬≠rungs¬≠ein¬≠hei¬≠ten neben¬≠ein¬≠an¬≠der je Kern (vor¬≠her 11).

Wie √ľblich bei allen AMD-Designs der letz¬≠ten Jahr¬≠zehn¬≠te ist der Inte¬≠ger-Bereich getrennt vom Flie√ü¬≠kom¬≠ma-Bereich. Die INT-Sche¬≠du¬≠ler fas¬≠sen nun ins¬≠ge¬≠samt 96 Ein¬≠tr√§¬≠ge (vor¬≠her 92). Inter¬≠es¬≠sant ist aber, dass es nur noch 4 davon gibt (vor¬≠her 7). Die neu¬≠en Sche¬≠du¬≠ler tei¬≠len sich nun jeweils eine ALU (Arith¬≠me¬≠tic Logic Unit) und eine AGU (Address Gene¬≠ra¬≠ti¬≠on Unit). Laut AMD soll dies zu einer aus¬≠ge¬≠gli¬≠che¬≠ne¬≠ren Last¬≠ver¬≠tei¬≠lung gemit¬≠telt √ľber ver¬≠schie¬≠de¬≠ne Workloads f√ľh¬≠ren. Lei¬≠der geht AMD nicht tie¬≠fer dar¬≠auf ein, wie es zu die¬≠ser Design¬≠ent¬≠schei¬≠dung gekom¬≠men ist und wo man sich Vor¬≠tei¬≠le davon verspricht.

Das Phy¬≠si¬≠cal Regis¬≠ter File hat nun 192 Ein¬≠tr√§¬≠ge (vor¬≠her 180), der Re-order Buf¬≠fer (ROB) 256 statt 224.

Auch bei der Flie√ü¬≠kom¬≠ma-Ein¬≠heit setzt AMD voll auf k√ľr¬≠ze¬≠re Laten¬≠zen und h√∂he¬≠re Band¬≠brei¬≠te. Auch hier wur¬≠de der Sche¬≠du¬≠ler ver¬≠gr√∂¬≠√üert. An der Brei¬≠te hat sich aber nichts ge√§n¬≠dert. Hier fand die letz¬≠te gr√∂¬≠√üe¬≠re Design¬≠√§n¬≠de¬≠rung bei der Umstel¬≠lung von Zen 1 auf Zen 2 statt, wo die Brei¬≠te von 128 auf 256 Bit erh√∂ht wur¬≠de. Wie schon bei Zen 1/2 und Bull¬≠do¬≠zer ist die Flie√ü¬≠kom¬≠ma-Ein¬≠heit als FMAC-Ein¬≠heit aus¬≠ge¬≠f√ľhrt, kann also Fused mul¬≠ti¬≠ply-add und Multiply-Accumulate.

Befehls­satz

Abge¬≠se¬≠hen von der gr√∂¬≠√üe¬≠ren Anzahl an Aus¬≠f√ľh¬≠rungs¬≠ein¬≠hei¬≠ten hat AMD Zen 3 auch einen gr√∂¬≠√üe¬≠ren Befehls¬≠satz spen¬≠diert. Die CPU beherrscht also Befeh¬≠le, die der Vor¬≠g√§n¬≠ger noch nicht konn¬≠te. Im Gegen¬≠satz zu fr√ľ¬≠he¬≠ren Gene¬≠ra¬≠tio¬≠nen, wo mit schmis¬≠si¬≠gen Bezeich¬≠nun¬≠gen wie SSE oder AVX gan¬≠ze Befehls¬≠fa¬≠mi¬≠li¬≠en ein¬≠ge¬≠baut wur¬≠den, sind es die¬≠ses Mal nur ein¬≠zel¬≠ne Zusatz¬≠be¬≠feh¬≠le, die Zen 3 nun zum Vor¬≠teil gerei¬≠chen sol¬≠len. Zum einen geht es um Sicher¬≠heits¬≠fea¬≠tures ‚Äď hier ist die Con¬≠trol-flow Enforce¬≠ment Tech¬≠no¬≠lo¬≠gy (CET) zu nen¬≠nen, die vor Return Ori¬≠en¬≠ted Pro¬≠gramming Atta¬≠cken (ROP attack) sch√ľt¬≠zen soll ‚Äď zum ande¬≠ren gibt es nun MPK (Spei¬≠cher¬≠schutz) und VAES/VPCLMULQD (AVX2-Sup¬≠port) als neue Befeh¬≠le. Ins¬≠be¬≠son¬≠de¬≠re Vec¬≠tor AES k√∂nn¬≠te bei den Kryp¬≠to-Minern auf Inter¬≠es¬≠se sto¬≠√üen, das nun in AVX2, also 256 Bit Brei¬≠te aus¬≠ge¬≠f√ľhrt ist. Ers¬≠te Miner-Her¬≠stel¬≠ler haben bereits ange¬≠k√ľn¬≠digt, es unter¬≠st√ľt¬≠zen zu wollen.

Smart Access Memory

Eigent¬≠lich ein Fea¬≠ture, das die kom¬≠men¬≠de Rade¬≠on RX 6000 (RDNA2) mit¬≠bringt. Aller¬≠dings ist f√ľr die Nut¬≠zung ein Chip¬≠satz der 500er Serie und ein Ryzen 5000 n√∂tig. Damit kann der Pro¬≠zes¬≠sor auf den kom¬≠plet¬≠ten Spei¬≠cher¬≠be¬≠reich der Rade¬≠on-Gra¬≠fik¬≠kar¬≠te zugrei¬≠fen, was in eini¬≠gen Spie¬≠len zus√§tz¬≠lich ein paar Pro¬≠zent Leis¬≠tung frei¬≠set¬≠zen soll.