AMDs Zen 2 Rome kommt mit 64 Kernen im Chiplet-Design

Auf der heu­te in San Fran­cis­co abge­hal­te­nen  “Next Hori­zon”  Prä­sen­ta­ti­on hat AMD Details zur Zen 2 Archi­tek­tur ent­hüllt. Und was bereits in diver­sen Gerüch­ten kol­por­tiert wur­de, hat sich nun als Tat­sa­che her­aus­ge­stellt. Neben eini­gen Detail­ver­bes­se­run­gen bau­en die zukünf­ti­gen Epyc Ser­ver-Pro­zes­so­ren mit dem Code­na­men “Rome” auf ein Chip­let-Design, bei dem acht 7nm CPU-Chip­lets mit einem 14nm I/O-DIE ver­bun­den wer­den.

Mit den CPU-Chip­lets schlägt AMD nun eine Her­an­ge­hens­wei­se an, die wie­der weg­geht von den immer wei­ter inte­grier­ten und kom­ple­xe­ren CPU-Ker­nen und hat dafür einen ein­fa­chen Grund. Es gibt Berei­che in moder­nen CPUs, die von klei­ne­rer Fer­ti­gungs­tech­nik weni­ger pro­fi­tie­ren oder sogar obso­let wer­den, wenn sie in jedem CPU-Kern vor­han­den sind. Wer­den die­se nun in das I/O-DIE aus­ge­la­gert, wird für die 7nm CPU-Chip­lets eine viel klei­ne­re Flä­che benö­tigt. Das führt dazu, dass auf einen Wafer mehr Chips pas­sen, was zu einer Kos­ten­er­spar­nis führt. Gleich­zei­tig wird man wahr­schein­lich sogar im zukünf­ti­gen Pro­zess­or­design fle­xi­bler.  

Wei­te­re Details in aller Kür­ze:

  • Zwei­te Genera­ti­on Infi­ni­ty Fabric
  • Acht Spei­cher­ka­nä­le
  • 128 PCIe-Lanes 
  • Unter­stüt­zung von PCIe 4.0
  • 7nm bringt 2fache Dich­te, bei hal­bem Ver­brauch und 1,25 facher Per­for­mance
  • Hard­ware­ver­bes­se­run­gen zum Schutz vor Spec­t­re und wei­te­re Secu­ri­ty Impro­ve­ments
  • Ver­bes­ser­te Exe­cu­ti­on Pipe­line
  • Ver­bes­ser­tes Pre­fet­ching
  • Ver­bes­ser­te Sprung­vor­her­sa­ge
  • Erneut opti­mier­ter Befehls­cache
  • Grö­ße­rer Op-Cache
  • Ver­dop­pel­te Floa­ting Point Per­for­mance mit 256-Bit
  • Ver­dop­pel­te Load/Store Band­brei­te

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