AMDs Zen 2 Rome kommt mit 64 Kernen im Chiplet-Design

Auf der heu짯te in San Fran짯cis짯co abge짯hal짯te짯nen  쏯ext Hori짯zon  Pr채짯sen짯ta짯ti짯on hat AMD Details zur Zen 2 Archi짯tek짯tur ent짯h체llt. Und was bereits in diver짯sen Ger체ch짯ten kol짯por짯tiert wur짯de, hat sich nun als Tat짯sa짯che her짯aus짯ge짯stellt. Neben eini짯gen Detail짯ver짯bes짯se짯run짯gen bau짯en die zuk체nf짯ti짯gen Epyc Ser짯ver-Pro짯zes짯so짯ren mit dem Code짯na짯men 쏳ome auf ein Chip짯let-Design, bei dem acht 7nm CPU-Chip짯lets mit einem 14nm I/ODIE ver짯bun짯den werden.

Mit den CPU-Chip짯lets schl채gt AMD nun eine Her짯an짯ge짯hens짯wei짯se an, die wie짯der weg짯geht von den immer wei짯ter inte짯grier짯ten und kom짯ple짯xe짯ren CPU-Ker짯nen und hat daf체r einen ein짯fa짯chen Grund. Es gibt Berei짯che in moder짯nen CPUs, die von klei짯ne짯rer Fer짯ti짯gungs짯tech짯nik weni짯ger pro짯fi짯tie짯ren oder sogar obso짯let wer짯den, wenn sie in jedem CPU-Kern vor짯han짯den sind. Wer짯den die짯se nun in das I/ODIE aus짯ge짯la짯gert, wird f체r die 7nm CPU-Chip짯lets eine viel klei짯ne짯re Fl채짯che ben철짯tigt. Das f체hrt dazu, dass auf einen Wafer mehr Chips pas짯sen, was zu einer Kos짯ten짯er짯spar짯nis f체hrt. Gleich짯zei짯tig wird man wahr짯schein짯lich sogar im zuk체nf짯ti짯gen Pro짯zes짯sor짯de짯sign flexibler. 

Wei짯te짯re Details in aller K체rze:

  • Zwei짯te Gene짯ra짯ti짯on Infi짯ni짯ty Fabric
  • Acht Spei짯cher짯ka짯n채짯le
  • 128 PCIe-Lanes 
  • Unter짯st체t짯zung von PCIe 4.0
  • 7nm bringt 2fache Dich짯te, bei hal짯bem Ver짯brauch und 1,25 facher Performance
  • Hard짯ware짯ver짯bes짯se짯run짯gen zum Schutz vor Spect짯re und wei짯te짯re Secu짯ri짯ty Improvements
  • Ver짯bes짯ser짯te Exe짯cu짯ti짯on Pipeline
  • Ver짯bes짯ser짯tes Prefetching
  • Ver짯bes짯ser짯te Sprungvorhersage
  • Erneut opti짯mier짯ter Befehlscache
  • Gr철짯횩e짯rer Op-Cache
  • Ver짯dop짯pel짯te Floa짯ting Point Per짯for짯mance mit 256-Bit
  • Ver짯dop짯pel짯te Load/Store Bandbreite

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