AMD zeigt Details zu gestapelten 3D-Chiplets in einem Video

Völ­lig über­ra­schend hat­te AMD-CEO Dr. Lisa Su im Rah­men einer Com­putex-2021-Key­note kürz­lich einen Pro­zes­sor-Pro­to­ty­pen gezeigt, der mit gesta­pel­tem (“sta­cked”) L3-Cache auf­war­te­te (wir berich­te­ten) und damit selbst die in der Regel gut infor­mier­ten Lea­ker über­rascht. Dabei wur­de einem Ryzen 9 5900X, der seri­en­mä­ßig mit 32 MB L3-Cache je Com­pu­te-Die aus­ge­stat­tet ist, per 3D-Stacking über Through Sili­con Vias 64 MB zusätz­li­cher L3-Cache über­ge­stülpt, was den Gesamt-L3-Cache des Pro­zes­sors auf 192 MB erhöh­te und je nach Workload und ins­be­son­de­re bei Games bis zu 15 % Mehr­leis­tung erzeugte.

Auf sei­nem You­Tube-Kanal hat AMD inzwi­schen ein Video ver­öf­fent­licht, das auf amü­san­te Wei­se ein paar wei­te­re Details ver­rät, wie man das tech­nisch bewerk­stel­ligt hat:

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So wur­de die Stel­le, an der sich der L3-Cache befin­det erheb­lich nied­ri­ger gestal­tet. Man spricht von ledig­lich 20 µm Dicke statt ca. 400 µm Dicke wie bei der her­kömm­li­chen Bau­wei­se. Zudem wird der L3-Cache um 180° gewen­det; die Schalt­lo­gik befin­det sich dem­nach nicht oben, son­dern unten. Dar­auf wird dann der zusätz­li­che L3-Cache in der 3. Dimen­si­on gesta­pelt und mit­tels TSV-Bau­wei­se ver­bun­den, was auch die Län­ge der Ver­drah­tung mini­mal hält.

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