Analyse der vermuteten Zen-Architektur

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Vergleich mit Intels Skylake

Zu Intels Sky짯la짯ke gab es vor Kur짯zem erst neue Daten samt einem Archi짯tek짯tur짯sche짯ma, das wir ger짯ne wiedergeben:

Intels Skylake-Architektur
Intels Sky짯la짯ke-Archi짯tek짯tur

Neben der fort짯be짯stehen짯den Schmal짯heit des Design, das von Intel in den letz짯ten Jah짯ren schon nach und nach ver짯brei짯tert wur짯de anhand der Port짯num짯mern kann man z.B. erken짯nen, dass Port 5 (Pen짯ryn), 6 (Has짯well) und 7 (Sky짯la짯ke) erst nach짯tr채g짯lich ins Design auf짯ge짯nom짯men wur짯den fal짯len v.a. eini짯ge Ver짯schlech짯te짯run짯gen auf. So ver짯schlech짯ter짯ten sich L2- und L3-Laten짯zen, au횩er짯dem redu짯zier짯te Intel die L2-Asso짯zia짯ti짯vi짯t채t von acht짯fach auf vier짯fach, wodurch die Tref짯fer짯ra짯te sank. Das 체ber짯rascht schon, denn bis짯her ging es immer in die ande짯re Rich짯tung. Intel gab zur L2-Asso짯zia짯ti짯vi짯t채t an, dies aus Ener짯gie짯spar짯gr체n짯den ge채n짯dert zu haben. Trotz der ange짯spro짯che짯nen Nach짯tei짯le steigt die Leis짯tung gegen짯체ber der Vor짯g채n짯ger짯ge짯ne짯ra짯ti짯on wei짯ter an, denn nat체r짯lich gab es auch Ver짯bes짯se짯run짯gen, vor짯nehm짯lich wur짯den die inter짯nen Puf짯fer vergr철횩ert:

Skylakes Verbesserungen der internen Puffer
Sky짯lakes Ver짯bes짯se짯run짯gen der inter짯nen Puffer

Wie man hier sieht, wur짯de dann doch nicht gekle짯ckert, son짯dern wei짯ter짯hin geklotzt. Ins짯be짯son짯de짯re die Ver짯gr철짯횩e짯rung der Allo짯ca짯ti짯on-War짯te짯schlan짯ge f채llt auf. Hat짯te San짯dy Bridge noch 28 Ein짯tr채짯ge pro Thread und Has짯well eine gleich gro짯횩e War짯te짯schlan짯ge f체r alle zwei Threads, besitzt Sky짯la짯ke nun wie짯der getrenn짯te Ein짯tr채짯ge pro Thread und zwar gleich 64. Ins짯ge짯samt wur짯de die Kapa짯zi짯t채t damit mehr als ver짯dop짯pelt. Bef체llt wer짯den die짯se War짯te짯schlan짯gen vom Front짯end, wobei von Intels 쨉Op-Cache nun 6 Ope짯ra짯tio짯nen pro Takt kom짯men k철n짯nen. Eben짯falls 체ber짯pro짯por짯tio짯nal bedacht wur짯den die Sche짯du짯ler-Ein짯tr채짯ge, die um mehr als die H채lf짯te von 60 auf 97 zuleg짯ten. Es zeigt sich also, dass man am Cache짯sys짯tem durch짯aus spa짯ren kann wenn man die Daten짯zu짯grif짯fe schon intern durch aus짯rei짯chend dimen짯sio짯nier짯te War짯te짯schlan짯gen abfe짯dern kann. Der Grund, aus dem man nicht von Beginn an so gro짯횩e Puf짯fer vor짯sah, ist nat체r짯lich der Her짯stel짯lungs짯pro짯zess. Neue, klei짯ne짯re Struk짯tu짯ren ver짯gr철짯횩ern das Tran짯sis짯to짯ren짯bud짯get der CPU-Archi짯tek짯ten und gro짯횩e Puf짯fer sind dann eine gute Anlage.

Ent짯fernt erin짯nert die Vor짯ge짯hens짯wei짯se an Excava짯tors Cache짯de짯sign. Dort erm철g짯lich짯te der ver짯gr철짯횩er짯te L1-Cache einen klei짯ne짯ren L2-Cache ohne Performance-Einbu횩en.