TSMC: 5 nm von Anfang an auf HPC optimiert - Chance für AMDs Zen 3?

Von David Schor (WikiChip) kommt ein interessantes Update zu TSMCs 5‑nm-Fertigung. Diese soll noch schneller hochgefahren werden als die aktuelle 7‑nm-Fertigung und von Anfang an auf HPC optimiert sein, also auch auf die Fertigung von High Performance Computerchips und nicht nur für mobile SoCs wie Apples Axx Bionic. Da die Massenfertigung bereits im ersten Quartal 2020 starten soll, kann deshalb spekuliert werden, ob AMD weiter wie ursprünglich geplant für alle Prozessoren der “Zen 3”- Architektur auf 7‑nm+ setzen wird oder eventuell sogar direkt zu 5‑nm wechselt.

TSMC 5 nm — schnellerer Ramp und direkt für HPC

Bei TSMC laufen momentan viele verschiedene Fertigungsprozesse zeitgleich, dabei unterscheidet man zusätzlich in Risiko- und Massenproduktion. Erstere findet statt, wenn ein Prozess sehr neu ist, sich aber die Ausbeute bereits für erste finale Produkte rechnet. Die 5‑nm-Massenproduktion soll dabei laut TSMC im ersten Quartal des kommenden Jahres starten, nachdem die Risikoproduktion bereits im März 2019 begann.

Die Fertigung soll dabei von Anfang nicht nur auf Produkte im Low-Power-Performance-Bereich (LP) — klassisches Beispiel dafür sind Elektronikchips für Mobiltelefone — sondern auch für den HPC-Bereich optimiert sein.

Bei 7‑nm war man zum Beispiel bereits im April 2018 mit der Massenfertigung für LP, während man erst Ende des ersten Quartals oder Anfang des zweiten Quartals 2019 mit der HPC-Fertigung für AMDs Zen 2 Prozessoren begann. Da AMD mittlerweile immer wichtiger für TSMC wird und man dort auch auf Epyc Prozessoren in den eigenen Rechenzentren setzt, kann man an dieser Stelle spekulieren, für welche Produkte von AMD die 5‑nm-Fertigung in Frage kommt.

Zen 3 bereits in 5 nm?

Alle Roadmaps von AMD sehen Zen 3 bei maximal 7‑nm+, allerdings hat AMD bereits bei Zen+ die Fertigung, die ursprünglich auch noch in 14 nm geplant war auf 12 nm geändert. Aussagen von CEO Lisa Su aus dem Conference Call zu den Zahlen des dritten Quartals scheinen aber nahe zu legen, dass man bei 5 nm eher eine konservative Herangehensweise wählt und frühestens mit Zen 4 auf die 5‑nm-Fertigung wechselt, die zu dem wahrscheinlichen Start Ende 2021 dann bereits über ein Jahr in der Massenfertigung sein sollte und somit von Beginn an sehr hohe Yields (Ausbeute an funktionsfähigen Chips auf einem Wafer) bieten dürfte.

Lisa Su: “So Timothy, the way I would answer that question is, look, we made a set of choices, and the set of choices include process technology, they include architecture, our chiplet architecture. They include sort of our overall system architecture. And I think we’ve made a set of good choices. Going forward, we are not relying on process technology as the main driver. We think process technology is necessary. It’s necessary to be sort of at the leading edge of process technology. And so today, 7‑nanometer is our great node, and we’re getting a lot of benefit from it. We will transition to the 5‑nanometer node at the appropriate time and get great benefit from that as well. But we’re doing a lot in architecture. And I would say that the architecture is where we believe the highest leverage is for our product portfolio going forward.”

Q3 Earnings Call AMD

Ob die 5‑nm-Fertigung für andere Produkte bereits in 2020 eingesetzt wird ist momentan allerdings noch unklar. Eventuell bieten sich aber gerade auf der GPU-Seite im Highend-Desktop oder bei den Radeon Instinct Karten für den HPC-Bereich erste Einsatzmöglichkeiten, da im Vergleich zum ersten 7‑nm-Prozess zwischen 15 und 25 Performancegewinn oder eine um 30 Prozent reduzierter Energiebedarf im Raum stehen.

Übersicht Fertigungsprozesse TSMC

Die bekannten Informationen zu den Fertigungsprozessen, die hauptsächlich David Schor von WikiChip in einem Artikel geliefert hat, haben wir in der nachfolgenden Tabelle zusammengefasst und um einige Details ergänzt, sowie die neuen Informationen hinzugefügt.

Prozess	Bezeichnung	Technik	Gate-Pitch	Risiko-/Massenproduktion	Verbesserungen	Sonstiges
16 nm	N16	FinFET Wolfram-Kontakte	90 nm	November 2013/2014	SRAM-Bitzelle 0,07 µm²
7 nm	N7 (1st Gen)	4. Generation FinFET 5. Generation high‑K metal gate Kobalt-Kontakte Low-Power- und High-Performance-Prozess	57 nm (LP) 64 nm (HP)	April 2017/April 2018	bis + 30 % Perfomance zu N16 bis — 55 % Energiebedarf zu N16 3,3‑fache Dichte bei Logik SRAM-Bitzelle 0,027 µm²/0,0312 µm² bei Intels 10 nm	geringe Defektdichte im Vergleich zu früheren Prozessen
7 nm	N7 (2nd Gen) / N7P	4. Generation FinFET Metal Gate Optimierung FEOL Cap Reduzierung MOL R Reduziering		?/ Mai 2019?	+ 7 % Performance oder bis zu — 10 % Energiebedarf > +5% Performance Drive Voltage — 50 mV	voll kompatibel zu N7
7 nm	N7+	4. Generation FinFET bis zu 4 Layer mit EUV		Q4 2018/Q2 2019	+ 10 % Performance oder bis zu — 15 % Energiebedarf 1,2‑fache Dichte	neue Masken wegen EUV
7 nm	N6	4. Generation FinFET mehr EUV-Layer M0 Routing	57 nm	Q1 2020/Ende 2020	18 % weniger Fläche als N7 (Logik)	kompatibel zu N7
5 nm	N5	5. Generation FinFET Low-Power und HP-Prozess mehr EUV-Layer	48 nm	März 2019/Q1 2020	+ 15 % Performance zu N7 oder bis zu — 30 % Energiebedarf HPC als Option bis zu + 25 % Performance 1,8‑fache Dichte von N7 (Logik) 1,3‑fache Dichte von N7 (SRAM) SRAM-Bitzelle 0,021 µm²	schnellerer Ramp als N7 auf den Umsatz bezogen geringe Defektdichten als bei N7
5 nm	N5P	5. Generation FinFET Verbesserungen bei FEOL und MOL		Q2 2020/Anfang 2021	+ 7 % Performance oder bis zu — 15 % Energiebedarf zu N5	voll kompatibel zu N5
3 nm	N3	6. Generation FinFET letzer Node mit FinFET, danach GAA		Ende 2021,Anfang 2022 / 2023

Links zum Thema:

TSMC — Verbesserungen bei 7 nm und Start der 5‑nm-Massenproduktion im März 2020? (26.09.2019)
Keynotes Hot Chips 31 — AMD und TSMC (07.09.2019)
TSMC Will Vigorously Defend its Proprietary Technology in Response to GlobalFoundries Complaints (27.08.2019)
Globalfoundries klagt gegen TSMC wegen Patentverletzungen in Deutschland und den USA (26.08.2019)
TSMC- Übersicht über die Fertigungsprozesse bis 3 nm (29.07.2019)