TSMC: 5 nm von Anfang an auf HPC optimiert — Chance für AMDs Zen 3?

Von David Schor (Wiki­Chip) kommt ein inter­es­san­tes Update zu TSMCs 5‑nm-Fer­ti­gung. Die­se soll noch schnel­ler hoch­ge­fah­ren wer­den als die aktu­el­le 7‑nm-Fer­ti­gung und von Anfang an auf HPC opti­miert sein, also auch auf die Fer­ti­gung von High Per­for­mance Com­pu­ter­chips und nicht nur für mobi­le SoCs wie App­les Axx Bio­nic. Da die Mas­sen­fer­ti­gung bereits im ers­ten Quar­tal 2020 star­ten soll, kann des­halb spe­ku­liert wer­den, ob AMD wei­ter wie ursprüng­lich geplant für alle Pro­zes­so­ren der “Zen 3”- Archi­tek­tur auf 7‑nm+ set­zen wird oder even­tu­ell sogar direkt zu 5‑nm wech­selt.

TSMC 5 nm — schnellerer Ramp und direkt für HPC

Bei TSMC lau­fen momen­tan vie­le ver­schie­de­ne Fer­ti­gungs­pro­zes­se zeit­gleich, dabei unter­schei­det man zusätz­lich in Risi­ko- und Mas­sen­pro­duk­ti­on. Ers­te­re fin­det statt, wenn ein Pro­zess sehr neu ist, sich aber die Aus­beu­te bereits für ers­te fina­le Pro­duk­te rech­net. Die 5‑nm-Mas­sen­pro­duk­ti­on soll dabei laut TSMC im ers­ten Quar­tal des kom­men­den Jah­res star­ten, nach­dem die Risi­ko­pro­duk­ti­on bereits im März 2019 begann.

Die Fer­ti­gung soll dabei von Anfang nicht nur auf Pro­duk­te im Low-Power-Per­for­mance-Bereich (LP) — klas­si­sches Bei­spiel dafür sind Elek­tro­nik­chips für Mobil­te­le­fo­ne — son­dern auch für den HPC-Bereich opti­miert sein. 

Bei 7‑nm war man zum Bei­spiel bereits im April 2018 mit der Mas­sen­fer­ti­gung für LP, wäh­rend man erst Ende des ers­ten Quar­tals oder Anfang des zwei­ten Quar­tals 2019 mit der HPC-Fer­ti­gung für AMDs Zen 2 Pro­zes­so­ren begann. Da AMD mitt­ler­wei­le immer wich­ti­ger für TSMC wird und man dort auch auf Epyc Pro­zes­so­ren in den eige­nen Rechen­zen­tren setzt, kann man an die­ser Stel­le spe­ku­lie­ren, für wel­che Pro­duk­te von AMD die 5‑nm-Fer­ti­gung in Fra­ge kommt. 

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Zen 3 bereits in 5 nm?

Alle Road­maps von AMD sehen Zen 3 bei maxi­mal 7‑nm+, aller­dings hat AMD bereits bei Zen+ die Fer­ti­gung, die ursprüng­lich auch noch in 14 nm geplant war auf 12 nm geän­dert. Aus­sa­gen von CEO Lisa Su aus dem Con­fe­rence Call zu den Zah­len des drit­ten Quar­tals schei­nen aber nahe zu legen, dass man bei 5 nm eher eine kon­ser­va­ti­ve Her­an­ge­hens­wei­se wählt und frü­hes­tens mit Zen 4 auf die 5‑nm-Fer­ti­gung wech­selt, die zu dem wahr­schein­li­chen Start Ende 2021 dann bereits über ein Jahr in der Mas­sen­fer­ti­gung sein soll­te und somit von Beginn an sehr hohe Yields (Aus­beu­te an funk­ti­ons­fä­hi­gen Chips auf einem Wafer) bie­ten dürf­te.

Lisa Su: “So Timo­thy, the way I would ans­wer that ques­ti­on is, look, we made a set of choices, and the set of choices inclu­de pro­cess tech­no­lo­gy, they inclu­de archi­tec­tu­re, our chip­let archi­tec­tu­re. They inclu­de sort of our over­all sys­tem archi­tec­tu­re. And I think we’­ve made a set of good choices. Going for­ward, we are not rely­ing on pro­cess tech­no­lo­gy as the main dri­ver. We think pro­cess tech­no­lo­gy is necessa­ry. It’s necessa­ry to be sort of at the lea­ding edge of pro­cess tech­no­lo­gy. And so today, 7‑nanometer is our gre­at node, and we’­re get­ting a lot of bene­fit from it. We will tran­si­ti­on to the 5‑nanometer node at the appro­pria­te time and get gre­at bene­fit from that as well. But we’­re doing a lot in archi­tec­tu­re. And I would say that the archi­tec­tu­re is whe­re we belie­ve the hig­hest leverage is for our pro­duct port­fo­lio going for­ward.”

Q3 Ear­nings Call AMD

Ob die 5‑nm-Fer­ti­gung für ande­re Pro­duk­te bereits in 2020 ein­ge­setzt wird ist momen­tan aller­dings noch unklar. Even­tu­ell bie­ten sich aber gera­de auf der GPU-Sei­te im Hig­hend-Desk­top oder bei den Rade­on Instinct Kar­ten für den HPC-Bereich ers­te Ein­satz­mög­lich­kei­ten, da im Ver­gleich zum ers­ten 7‑nm-Pro­zess zwi­schen 15 und 25 Per­for­mance­ge­winn oder eine um 30 Pro­zent redu­zier­ter Ener­gie­be­darf im Raum ste­hen.

 

Übersicht Fertigungsprozesse TSMC

Die bekann­ten Infor­ma­tio­nen zu den Fer­ti­gungs­pro­zes­sen, die haupt­säch­lich David Schor von Wiki­Chip in einem Arti­kel gelie­fert hat, haben wir in der nach­fol­gen­den Tabel­le zusam­men­ge­fasst und um eini­ge Details ergänzt, sowie die neu­en Infor­ma­tio­nen hin­zu­ge­fügt. 

 

Pro­zess Bezeich­nung Tech­nik Gate-Pitch Risi­ko-/Mas­sen­pro­duk­ti­on Ver­bes­se­run­gen Sons­ti­ges
16 nm N16
  • Fin­FET
  • Wolf­ram-Kon­tak­te
90 nm Novem­ber 2013/2014
  • SRAM-Bit­zel­le 0,07 µm²
 
7 nm N7 (1st Gen)
  • 4. Genera­ti­on Fin­FET
  • 5. Genera­ti­on high‑K metal gate
  • Kobalt-Kon­tak­te
  • Low-Power- und High-Per­for­mance-Pro­zess
57 nm (LP)

64 nm (HP)

April 2017/April 2018
  • bis + 30 % Per­fo­mance zu N16
  • bis — 55 % Ener­gie­be­darf zu N16
  • 3,3‑fache Dich­te bei Logik
  • SRAM-Bit­zel­le 0,027 µm²/0,0312 µm² bei Intels 10 nm
  • gerin­ge Defekt­dich­te im Ver­gleich zu frü­he­ren Pro­zes­sen
7 nm N7 (2nd Gen) / N7P
  • 4. Genera­ti­on Fin­FET
  • Metal Gate Opti­mie­rung
  • FEOL Cap Redu­zie­rung
  • MOL R Redu­zie­ring
  ?/ Mai 2019?
  • + 7 % Per­for­mance oder bis zu — 10 % Ener­gie­be­darf
  • > +5% Per­for­mance
  • Dri­ve Vol­ta­ge — 50 mV
  • voll kom­pa­ti­bel zu N7
7 nm N7+
  • 4. Genera­ti­on Fin­FET
  • bis zu 4 Lay­er mit EUV
  Q4 2018/Q2 2019
  • + 10 % Per­for­mance oder bis zu — 15 % Ener­gie­be­darf
  • 1,2‑fache Dich­te
  • neue Mas­ken wegen EUV
7 nm N6
  • 4. Genera­ti­on Fin­FET
  • mehr EUV-Lay­er
  • M0 Rou­ting
57 nm Q1 2020/Ende 2020
  • 18 % weni­ger Flä­che als N7 (Logik)
  • kom­pa­ti­bel zu N7
5 nm N5
  • 5. Genera­ti­on Fin­FET
  • Low-Power und HP-Pro­zess
  • mehr EUV-Lay­er
48 nm März 2019/Q1 2020
  • + 15 % Per­for­mance zu N7 oder bis zu — 30 % Ener­gie­be­darf
  • HPC als Opti­on bis zu + 25 % Per­for­mance
  • 1,8‑fache Dich­te von N7 (Logik)
  • 1,3‑fache Dich­te von N7 (SRAM)
  • SRAM-Bit­zel­le 0,021 µm²
  • schnel­le­rer Ramp als N7 auf den Umsatz bezo­gen
  • gerin­ge Defekt­dich­ten als bei N7
5 nm N5P
  • 5. Genera­ti­on Fin­FET
  • Ver­bes­se­run­gen bei FEOL und MOL
  Q2 2020/Anfang 2021
  • + 7 % Per­for­mance oder bis zu — 15 % Ener­gie­be­darf zu N5
  • voll kom­pa­ti­bel zu N5
3 nm N3
  • 6. Genera­ti­on Fin­FET
  • let­zer Node mit Fin­FET, danach GAA
  Ende 2021,Anfang 2022 / 2023