TSMC- Übersicht über die Fertigungsprozesse bis 3 nm

David Schor von Wiki­Chip hat in einem Arti­kel Infor­ma­tio­nen von TSMC aus einem Pres­se­brie­fing und einem Vor­trag von der SEMICON West 2019, auf der auch AMD eine Prä­sen­ta­ti­on gehal­ten hat­te, zusam­men­ge­fasst. Dar­in ent­hal­ten sind Anga­ben zu den Fer­ti­gungs­pro­zes­sen bei TSMC bis zur 3‑nm-Fer­ti­gung, die aktu­ell für irgend­wann im Jahr 2022 geplant ist.

Fer­ti­gungs­pro­zes­se von 1987 bis 2019 (Quel­le: TSMC)

Die Infor­ma­tio­nen haben wir in der nach­fol­gen­den Tabel­le zusam­men­ge­fasst und um eini­ge Details ergänzt. Klar wird anhand der Daten unter ande­rem, war­um es sich für AMD gelohnt hat, die Zen-2-Pro­zes­so­ren mit stark ver­grö­ßer­tem Cache aus­zu­stat­ten. In die­sem Bereich hat TSMC näm­lich extrem auf­ge­holt und kann SRAM-Bit­zel­len auf einer Flä­che von 0,027 µm² ver­wirk­li­chen. Im Ver­gleich dazu liegt sogar Intel mit einem Bedarf von 0,0312 µm² beim eige­nen 10-nm-Pro­zess zurück, bei dem man etwa 16 Pro­zent mehr Flä­che benötigt.

Pro­zess Bezeich­nung Tech­nik Gate-Pitch Risi­ko-/Mas­sen­pro­duk­ti­on Ver­bes­se­run­gen Sons­ti­ges
16 nm N16
  • Fin­FET
  • Wolf­ram-Kon­tak­te
90 nm Novem­ber 2013/2014
  • SRAM-Bit­zel­le 0,07 µm²
 
7 nm N7
  • 4. Genera­ti­on FinFET
  • 5. Genera­ti­on high‑K metal gate
  • Kobalt-Kon­tak­te
  • Low-Power- und High-Performance-Prozess
57 nm (LP)

64 nm (HP)

April 2017/April 2018
  • bis + 40 % Per­fo­mance zu N16
  • bis — 65 % Ener­gie­be­darf zu N16
  • SRAM-Bit­zel­le 0,027 µm²/0,0312 µm² bei Intels 10 nm
  • gerin­ge Defekt­dich­te im Ver­gleich zu frü­he­ren Prozessen
7 nm N7P
  • 4. Genera­ti­on FinFET
  • Ver­bes­se­run­gen bei FEOL und MOL
  Q3 (?) 2019
  • + 7 % Per­for­mance oder bis zu — 10 % Energiebedarf
  • voll kom­pa­ti­bel zu N7
7 nm N7+
  • 4. Genera­ti­on FinFET
  • bis zu 4 Lay­er mit EUV
  Q4 2018/Q2 2019
  • + 10 % Per­for­mance oder bis zu — 15 % Energiebedarf
  • 1,2‑fache Dich­te
  • neue Mas­ken wegen EUV
7 nm N6
  • 4. Genera­ti­on FinFET
  • mehr EUV-Lay­er
  • M0 Rou­ting
57 nm Anfang 2020/Ende 2020
  • 18 % weni­ger Flä­che als N7 (Logik)
  • kom­pa­ti­bel zu N7
5 nm N5
  • 5. Genera­ti­on FinFET
  • Low-Power und HP-Prozess
  • mehr EUV-Lay­er
48 nm März 2019/1. Hälf­te 2020
  • + 15 % Per­for­mance zu N7 oder bis zu — 30 % Energiebedarf
  • HPC als Opti­on bis zu + 25 % Performance
  • 1,8‑fache Dich­te von N7 (Logik)
  • 1,3‑fache Dich­te von N7 (SRAM)
  • schnel­le­rer Ramp als N7 auf den Umsatz bezogen
  • gerin­ge Defekt­dich­ten wie bei N7
5 nm N5P
  • 5. Genera­ti­on FinFET
  • Ver­bes­se­run­gen bei FEOL und MOL
  Ende 2020, Anfang 2021
  • + 7 % Per­for­mance oder bis zu — 15 % Ener­gie­be­darf zu N5
  • voll kom­pa­ti­bel zu N5
3 nm N3
  • 6. Genera­ti­on FinFET
  • let­zer Node mit Fin­FET, danach GAA
  2022    

Inter­es­sant sind aller­dings auch Impli­ka­tio­nen für AMD in der Hin­sicht, dass TSMC ver­schie­de­ne Ite­ra­tio­nen des 7‑nm-Pro­zes­ses ein­setzt, die unter­schied­li­che Vor­tei­le in Bezug auf Per­for­mance, Ener­gie­be­darf oder Chip­flä­che bieten.

So könn­te AMD theo­re­tisch die momen­tan im N7-Pro­zess gefer­tig­ten “Zen 2”-Chiplets noch auf den N7P-Pro­zess umstel­len — der im lau­fen­den drit­ten Quar­tal 2019 die Mas­sen­fer­ti­gung errei­chen soll -, um ent­we­der einen Per­for­mance­vor­teil von sie­ben Pro­zent oder einen um zehn Pro­zent ver­rin­ger­ten Ener­gie­be­darf mitzunehmen.

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Wäh­rend Zen 3 dann im nächs­ten Jahr auf dem N7+-Prozess basie­ren dürf­te, könn­te Zen 4 — der wohl nicht vor Ende 2021 zu erwar­ten ist — mit Hil­fe von N5 oder sogar schon N5P gefer­tigt werden.

zusätz­li­che Quellen:

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