AMD Phenom Review

Phenom — K10 Architektur

Wäh­rend Intel bereits seit län­ge­rem aus zwei Dies zusam­men­ge­setz­te Quad-Core Pro­zes­so­ren anbie­tet, setzt AMD auf ein eige­nes nati­ves Design, das vier Ker­ne in einem Die vereint. 

Die­se Ker­ne ver­fü­gen jeweils über einen eige­nen L2-Cache und einen gemein­sa­men über die Cross­bar ange­bun­de­nen L3-Cache.

Gegen­über dem K8 hat AMD aber an vie­len wei­te­ren Stel­len Ver­än­de­run­gen vor­ge­nom­men, um dem K10 zu mehr Per­for­mance zu verhelfen.

Mit Hyper­Trans­port 3.0 wur­de die maxi­ma­le Takt­fre­quenz der bidi­rek­tio­na­len Hoch­ge­schwin­dig­keits­ver­bin­dung auf 2,6 GHz erhöht, was eine Band­brei­te von bis zu 20,8 GigaByte/s pro Link ermög­licht. Zusätz­lich ent­hält das Pro­to­koll zahl­rei­che neue Fea­tures, unter ande­rem erwei­ter­te Energiesparmaßnahmen.

Hin­zu­ge­kom­me­ne SSE-Befeh­le und eine Ände­rung bei der Abar­bei­tung von 128-Bit-SSE-Befeh­len fir­mie­ren unter dem Namen SSE4a, der aller­dings nicht kom­pa­ti­bel mit Intels Befehls­satz­er­wei­te­rung SSE4 ist. Viel­mehr steckt dahin­ter nur eine leicht ver­bes­ser­te Vari­an­te der SSE3-Befehlssatzerweiterung.

Der Memo­ry-Con­trol­ler wur­de in zwei 64-Bit Sin­gle-Chan­nel-Con­trol­ler geteilt, bie­tet aller­dings einen gan­ged Modus, in dem die Zugrif­fe mit 128-Bit erfolgen.

Zusätz­lich wur­de die Ins­truc­tion Queue erwei­tert (von 16 Byte auf 32 Byte pro Takt­zy­klus), der Trans­la­ti­on Loo­ka­s­i­de Buf­fer (TLB) ver­grö­ßert (von 40 auf 48 Ein­trä­ge) und eine erwei­ter­te Sprung­vor­her­sa­ge eingebaut.

Trotz der gesam­ten Ver­bes­se­run­gen ist der K10 aber eher eine Evo­lu­ti­on des K8 und kei­ne voll­kom­men neue Prozessor-Konzeption.