AMD Phenom Review

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Phenom K10 Architektur

W채h짯rend Intel bereits seit l채n짯ge짯rem aus zwei Dies zusam짯men짯ge짯setz짯te Quad-Core Pro짯zes짯so짯ren anbie짯tet, setzt AMD auf ein eige짯nes nati짯ves Design, das vier Ker짯ne in einem Die vereint. 

Die짯se Ker짯ne ver짯f체짯gen jeweils 체ber einen eige짯nen L2-Cache und einen gemein짯sa짯men 체ber die Cross짯bar ange짯bun짯de짯nen L3-Cache.

Gegen짯체ber dem K8 hat AMD aber an vie짯len wei짯te짯ren Stel짯len Ver짯채n짯de짯run짯gen vor짯ge짯nom짯men, um dem K10 zu mehr Per짯for짯mance zu verhelfen.

Mit Hyper짯Trans짯port 3.0 wur짯de die maxi짯ma짯le Takt짯fre짯quenz der bidi짯rek짯tio짯na짯len Hoch짯ge짯schwin짯dig짯keits짯ver짯bin짯dung auf 2,6 GHz erh철ht, was eine Band짯brei짯te von bis zu 20,8 GigaByte/s pro Link erm철g짯licht. Zus채tz짯lich ent짯h채lt das Pro짯to짯koll zahl짯rei짯che neue Fea짯tures, unter ande짯rem erwei짯ter짯te Energiesparma횩nahmen.

Hin짯zu짯ge짯kom짯me짯ne SSE-Befeh짯le und eine 횆nde짯rung bei der Abar짯bei짯tung von 128-Bit-SSE-Befeh짯len fir짯mie짯ren unter dem Namen SSE4a, der aller짯dings nicht kom짯pa짯ti짯bel mit Intels Befehls짯satz짯er짯wei짯te짯rung SSE4 ist. Viel짯mehr steckt dahin짯ter nur eine leicht ver짯bes짯ser짯te Vari짯an짯te der SSE3-Befehlssatzerweiterung.

Der Memo짯ry-Con짯trol짯ler wur짯de in zwei 64-Bit Sin짯gle-Chan짯nel-Con짯trol짯ler geteilt, bie짯tet aller짯dings einen gan짯ged Modus, in dem die Zugrif짯fe mit 128-Bit erfolgen.

Zus채tz짯lich wur짯de die Ins짯truc짯tion Queue erwei짯tert (von 16 Byte auf 32 Byte pro Takt짯zy짯klus), der Trans짯la짯ti짯on Loo짯ka짯s짯i짯de Buf짯fer (TLB) ver짯gr철짯횩ert (von 40 auf 48 Ein짯tr채짯ge) und eine erwei짯ter짯te Sprung짯vor짯her짯sa짯ge eingebaut.

Trotz der gesam짯ten Ver짯bes짯se짯run짯gen ist der K10 aber eher eine Evo짯lu짯ti짯on des K8 und kei짯ne voll짯kom짯men neue Prozessor-Konzeption.