AMD über 3D-Integration On-Die, CCIX und Gen‑Z
Auf einer Konferenz zum Thema High Performance Computing an der Rice-Universität in Houston hat Forrest Norrod — Senior Vice President und General Manager der “Datacenter and Embedded Solutions Business Group” bei AMD — einen Vortrag gehalten, in dem unter anderem die Themen 3D-Integration von Speicher im Chip-Design sowie die Verbindungsprotokolle CCIX und Gen‑Z angesprochen wurden.
Nachdem Norrod auf die generelle Problematik im Chip-Design — immer kleinere Fertigungstechnologien, Anzahl der Transistoren, Komplexität der Schaltungen und nicht mehr signifikant steigerbare Taktraten — hingewiesen hatte, stellte er die Vorteile des bei AMD mit Zen 2 begonnenen Chiplet-Designs heraus. Wie bereits bekannt ist, wird AMD hier auf eine Mischung aus 7‑nm-CPU-Die und I/O‑Die in 14 nm setzen.
Für die Zukunft arbeitet AMD dabei schon an anderen Wegen, die Geschwindigkeit von Prozessoren zu erhöhen. So sollen DRAM und SRAM per 3D-Integration auf den Die aufgebracht werden. Ähnliches hat man zwar bereits im GPU-Bereich mit einer 2,5D-Integration von HBM2-Speicher verwirklicht, allerdings dürften Produkte im CPU-Bereich noch etwas auf sich warten lassen. Mit Foveros hat zum Beispiel Intel erste Produkte für Ende 2019 angekündigt, bei denen Dies in 10 nm und 22 nm übereinander gestapelt werden. Allerdings wird dies dann noch nicht direkt für den Bereich HPC umgesetzt werden.
Für das High Performance Computing setzt AMD in der nahen Zukunft, Norrod spricht hier von 2020, auf Cache-kohärente Verbindungen (Protokolle) wie CCIX und Gen‑Z, die CPUs direkt mit speziellen Beschleunigerkarten verbinden können.