TSMC: Zwischenschritt mit 4 nm angekündigt, Updates zu 5 und 3 nm

Nachdem es in den letzten Wochen viel Aufregung über eine mögliche 5‑nm-Fertigung von AMDs kommenden Zen 3 Prozessoren gab und AMD die 7 nm nun aber noch mal bestätigt hat, gibt es von TSMC einige Updates zu den Fertigungsprozessen, für die nun sogar noch ein 4‑nm-Zwischenschritt mit dem Namen N4 angekündigt wurde.

TSMC 5 nm — schnellerer Ramp und direkt für HPC

Bei TSMC laufen viele verschiedene Fertigungsprozesse zeitgleich, dabei unterscheidet man zusätzlich in Test‑, Risiko- und Massenproduktion. Erstere ist selbsterklärend, wohingegen die Risikoproduktion bereits stattfindet, wenn ein Prozess noch sehr neu ist, sich aber die Ausbeute bereits für erste finale und eventuell hochpreisige Produkte rechnet. Die 5‑nm-Massenproduktion ist laut TSMC im ersten Quartal des aktuellen Jahres gestartet, nachdem die Risikoproduktion bereits im März 2019 begann. Der Ramp — also das Hochfahren der Produktionskapazität — soll dabei noch schneller erfolgen als bei 7nm.

Die Fertigung bei 5 nm war dabei laut TSMC von Anfang an nicht nur auf Produkte im Low-Power-Performance-Bereich (LP) — klassisches Beispiel dafür sind Elektronikchips für Mobiltelefone — sondern auch für den HPC-Bereich optimiert, was die Gerüchte über eventuelle Produkte von AMD in 5 nm mit erklären dürfte.

Aktuell scheint es aber eher wahrscheinlich, dass die ersten 5‑nm-Produkte von AMD und/oder Nvidia im ersten Halbjahr 2021 erscheinen werden und dabei auf 5NP setzen. Wobei TSMC für diesen Prozess die Aussagen zur Performance und zum Energiebedarf im Verhältnis zum 7‑nm-Prozess um jeweils 5 Prozent nach unten korrigiert hat.

Bei beiden Firmen wären dann wohl vor allem HPC-Beschleunigerkarten als wahrscheinlichstes Produkt für diesen Prozess zu nennen.

TSMC 4 nm — N4 als Zwischenschritt zu 3 nm

Überraschen hat TSMC dabei einen bislang nicht erwähnten 4‑nm-Prozess mit der Bezeichnung N4 präsentiert, der bislang in allen Roadmaps fehlte. Inwieweit dies allerdings nur eine besondere Ausformung der 5‑nm-Fertigung ist, bleibt abzuwarten. Während sich die Prozess-Bezeichnungen früher immer ausschließlich an den Fertigungsgrößen orientierten, sind sie mittlerweile eher zum Marketinginstrument geworden, ums ich von der Konkurrenz abzusetzen. Klassisches Beispiel dafür sind die 7‑nm-Prozesse von TSMC und die 10-nm-Prozesse von Intel die teilweise vergleichbar sind.

Über die technischen Spezifikationen von N4 hat TSMC dabei bislang nicht viel bekannt gegeben, erste Tests sollen aber bereits im dritten Quartal 2020 starten. Zur Massenproduktion gibt es unterschiedliche Aussagen, allerdings dürfte diese irgendwann im Jahr 2022 starten, da TSMC bereits in der zweiten Jahreshälfte 2022 bereits mit der Massenproduktion von 3‑nm-Podukten beginnt.

Übersicht Fertigungsprozesse TSMC

Die bekannten Informationen zu den Fertigungsprozessen, die hauptsächlich David Schor von WikiChip in einem Artikel geliefert hat, haben wir in der nachfolgenden Tabelle zusammengefasst und um einige Details ergänzt, sowie die neuen und aktualisierten Informationen hinzugefügt.

Prozess	Bezeichnung	Technik	Gate-Pitch	Risiko-/Massenproduktion	Verbesserungen	Sonstiges
16 nm	N16	FinFET Wolfram-Kontakte	90 nm	November 2013/2014	SRAM-Bitzelle 0,07 µm²
7 nm	N7 (1st Gen)	4. Generation FinFET 5. Generation high‑K metal gate Kobalt-Kontakte Low-Power- und High-Performance-Prozess	57 nm (LP) 64 nm (HP)	April 2017/April 2018	bis + 30 % Perfomance zu N16 bis — 55 % Energiebedarf zu N16 3,3‑fache Dichte bei Logik SRAM-Bitzelle 0,027 µm²/0,0312 µm² bei Intels 10 nm	geringe Defektdichte im Vergleich zu früheren Prozessen
7 nm	N7 (2nd Gen) / N7P	4. Generation FinFET Metal Gate Optimierung FEOL Cap Reduzierung MOL R Reduziering		?/ Mai 2019?	+ 7 % Performance oder bis zu — 10 % Energiebedarf > +5% Performance Drive Voltage — 50 mV	voll kompatibel zu N7
7 nm	N7+	4. Generation FinFET bis zu 4 Layer mit EUV		Q4 2018/Q2 2019	+ 10 % Performance oder bis zu — 15 % Energiebedarf 1,2‑fache Dichte	neue Masken wegen EUV
7 nm	N6	4. Generation FinFET mehr EUV-Layer M0 Routing	57 nm	Q1 2020/Ende 2020	18 % weniger Fläche als N7 (Logik)	kompatibel zu N7
5 nm	N5	5. Generation FinFET Low-Power und HP-Prozess mehr EUV-Layer	48 nm	März 2019/Q1 2020	+ 15 % Performance zu N7 oder bis zu — 30 % Energiebedarf HPC als Option bis zu + 25 % Performance 1,8‑fache Dichte von N7 (Logik) 1,3‑fache Dichte von N7 (SRAM) SRAM-Bitzelle 0,021 µm²	schnellerer Ramp als N7 auf den Umsatz bezogen geringe Defektdichten als bei N7
5 nm	N5P	5. Generation FinFET Verbesserungen bei FEOL und MOL		Q2 2020/Q2 2021	+ 5 % Performance oder bis zu — 10 % Energiebedarf zu N5	voll kompatibel zu N5
4 nm	N4			Test Q3 2020 2021?/2022?
3 nm	N3	6. Generation FinFET letzer Node mit FinFET, danach GAA		Ende 2021 / 2H 2022	+ 10 bis 15 % Performance zu N5 25 bis 30 % weniger Energiebedarf als N5
Quellen: -TSMC Ramps 5nm, Discloses 3nm to Pack Over a Quarter-Billion Transistors Per Square Millimeter, TSMC 5‑Nanometer Update

Links zum Thema:

AMD bestätigt sowohl Zen 3 als auch RDNA 2 in 7 nm (08.06.2020)
Gerücht: AMD Ryzen 4000 “Vermeer” in 5 nm+ statt 7 nm EUV (28.05.2020)
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TSMC: 5 nm von Anfang an auf HPC optimiert — Chance für AMDs Zen 3? (04.11.2019)
TSMC — Verbesserungen bei 7 nm und Start der 5‑nm-Massenproduktion im März 2020? (26.09.2019)
TSMC- Übersicht über die Fertigungsprozesse bis 3 nm (29.07.2019)