TSMC: Zwischenschritt mit 4 nm angek체ndigt, Updates zu 5 und 3 nm

Nach짯dem es in den letz짯ten Wochen viel Auf짯re짯gung 체ber eine m철g짯li짯che 5몁m-Fer짯ti짯gung von AMDs kom짯men짯den Zen 3 Pro짯zes짯so짯ren gab und AMD die 7 nm nun aber noch mal best채짯tigt hat, gibt es von TSMC eini짯ge Updates zu den Fer짯ti짯gungs짯pro짯zes짯sen, f체r die nun sogar noch ein 4몁m-Zwi짯schen짯schritt mit dem Namen N4 ange짯k체n짯digt wurde.

TSMC 5 nm schnellerer Ramp und direkt f체r HPC

Bei TSMC lau짯fen vie짯le ver짯schie짯de짯ne Fer짯ti짯gungs짯pro짯zes짯se zeit짯gleich, dabei unter짯schei짯det man zus채tz짯lich in Test, Risi짯ko- und Mas짯sen짯pro짯duk짯ti짯on. Ers짯te짯re ist selbst짯er짯kl채짯rend, wohin짯ge짯gen die Risi짯ko짯pro짯duk짯ti짯on bereits statt짯fin짯det, wenn ein Pro짯zess noch sehr neu ist, sich aber die Aus짯beu짯te bereits f체r ers짯te fina짯le und even짯tu짯ell hoch짯prei짯si짯ge Pro짯duk짯te rech짯net. Die 5몁m-Mas짯sen짯pro짯duk짯ti짯on ist laut TSMC im ers짯ten Quar짯tal des aktu짯el짯len Jah짯res gestar짯tet, nach짯dem die Risi짯ko짯pro짯duk짯ti짯on bereits im M채rz 2019 begann. Der Ramp also das Hoch짯fah짯ren der Pro짯duk짯ti짯ons짯ka짯pa짯zi짯t채t  soll dabei noch schnel짯ler erfol짯gen als bei 7nm.

Die Fer짯ti짯gung bei 5 nm war dabei laut TSMC von Anfang an nicht nur auf Pro짯duk짯te im Low-Power-Per짯for짯mance-Bereich (LP) klas짯si짯sches Bei짯spiel daf체r sind Elek짯tro짯nik짯chips f체r Mobil짯te짯le짯fo짯ne son짯dern auch f체r den HPC-Bereich opti짯miert, was die Ger체ch짯te 체ber even짯tu짯el짯le Pro짯duk짯te von AMD in 5 nm mit erkl채짯ren d체rfte.

Aktu짯ell scheint es aber eher wahr짯schein짯lich, dass die ers짯ten 5몁m-Pro짯duk짯te von AMD und/oder Nvi짯dia im ers짯ten Halb짯jahr 2021 erschei짯nen wer짯den und dabei auf 5NP set짯zen. Wobei TSMC f체r die짯sen Pro짯zess die Aus짯sa짯gen zur Per짯for짯mance und zum Ener짯gie짯be짯darf im Ver짯h채lt짯nis zum 7몁m-Pro짯zess um jeweils 5 Pro짯zent nach unten kor짯ri짯giert hat.

Bei bei짯den Fir짯men w채ren dann wohl vor allem HPC-Beschleu짯ni짯ger짯kar짯ten als wahr짯schein짯lichs짯tes Pro짯dukt f체r die짯sen Pro짯zess zu nennen.

TSMC 4 nm N4 als Zwischenschritt zu 3 nm

횥ber짯ra짯schen hat TSMC dabei einen bis짯lang nicht erw채hn짯ten 4몁m-Pro짯zess mit der Bezeich짯nung N4 pr채짯sen짯tiert, der bis짯lang in allen Road짯maps fehl짯te. Inwie짯weit dies aller짯dings nur eine beson짯de짯re Aus짯for짯mung der 5몁m-Fer짯ti짯gung ist, bleibt abzu짯war짯ten. W채h짯rend sich die Pro짯zess-Bezeich짯nun짯gen fr체짯her immer aus짯schlie횩짯lich an den Fer짯ti짯gungs짯gr철짯횩en ori짯en짯tier짯ten, sind sie mitt짯ler짯wei짯le eher zum Mar짯ke짯ting짯in짯stru짯ment gewor짯den, ums ich von der Kon짯kur짯renz abzu짯set짯zen. Klas짯si짯sches Bei짯spiel daf체r sind die 7몁m-Pro짯zes짯se von TSMC und die 10-nm-Pro짯zes짯se von Intel die teil짯wei짯se ver짯gleich짯bar sind. 

횥ber die tech짯ni짯schen Spe짯zi짯fi짯ka짯tio짯nen von N4 hat TSMC dabei bis짯lang nicht viel bekannt gege짯ben, ers짯te Tests sol짯len aber bereits im drit짯ten Quar짯tal 2020 star짯ten. Zur Mas짯sen짯pro짯duk짯ti짯on gibt es unter짯schied짯li짯che Aus짯sa짯gen, aller짯dings d체rf짯te die짯se irgend짯wann im Jahr 2022 star짯ten, da TSMC bereits in der zwei짯ten Jah짯res짯h채lf짯te 2022 bereits mit der Mas짯sen짯pro짯duk짯ti짯on von 3몁m-Poduk짯ten beginnt. 

횥bersicht Fertigungsprozesse TSMC

Die bekann짯ten Infor짯ma짯tio짯nen zu den Fer짯ti짯gungs짯pro짯zes짯sen, die haupt짯s채ch짯lich David Schor von Wiki짯Chip in einem Arti짯kel gelie짯fert hat, haben wir in der nach짯fol짯gen짯den Tabel짯le zusam짯men짯ge짯fasst und um eini짯ge Details erg채nzt, sowie die neu짯en und aktua짯li짯sier짯ten Infor짯ma짯tio짯nen hinzugef체gt.

Pro짯zess Bezeich짯nung Tech짯nik Gate-Pitch Risi짯ko-/Mas짯sen짯pro짯duk짯ti짯on Ver짯bes짯se짯run짯gen Sons짯ti짯ges
16 nm N16
  • Fin짯FET
  • Wolf짯ram-Kon짯tak짯te
90 nm Novem짯ber 2013/2014
  • SRAM-Bit짯zel짯le 0,07 쨉m짼
 
7 nm N7 (1st Gen)
  • 4. Gene짯ra짯ti짯on FinFET
  • 5. Gene짯ra짯ti짯on high멚 metal gate
  • Kobalt-Kon짯tak짯te
  • Low-Power- und High-Performance-Prozess
57 nm (LP)

64 nm (HP)

April 2017/April 2018
  • bis + 30 % Per짯fo짯mance zu N16
  • bis 55 % Ener짯gie짯be짯darf zu N16
  • 3,3멹ache Dich짯te bei Logik
  • SRAM-Bit짯zel짯le 0,027 쨉m짼/0,0312 쨉m짼 bei Intels 10 nm
  • gerin짯ge Defekt짯dich짯te im Ver짯gleich zu fr체짯he짯ren Prozessen
7 nm N7 (2nd Gen) / N7P
  • 4. Gene짯ra짯ti짯on FinFET
  • Metal Gate Optimierung
  • FEOL Cap Reduzierung
  • MOL R Reduziering
  ?/ Mai 2019?
  • + 7 % Per짯for짯mance oder bis zu  10 % Energiebedarf
  • > +5% Performance
  • Dri짯ve Vol짯ta짯ge 50 mV
  • voll kom짯pa짯ti짯bel zu N7
7 nm N7+
  • 4. Gene짯ra짯ti짯on FinFET
  • bis zu 4 Lay짯er mit EUV
  Q4 2018/Q2 2019
  • + 10 % Per짯for짯mance oder bis zu  15 % Energiebedarf
  • 1,2멹ache Dich짯te
  • neue Mas짯ken wegen EUV
7 nm N6
  • 4. Gene짯ra짯ti짯on FinFET
  • mehr EUV-Lay짯er
  • M0 Rou짯ting
57 nm Q1 2020/Ende 2020
  • 18 % weni짯ger Fl채짯che als N7 (Logik)
  • kom짯pa짯ti짯bel zu N7
5 nm N5
  • 5. Gene짯ra짯ti짯on FinFET
  • Low-Power und HP-Prozess
  • mehr EUV-Lay짯er
48 nm M채rz 2019/Q1 2020
  • + 15 % Per짯for짯mance zu N7 oder bis zu  30 % Energiebedarf
  • HPC als Opti짯on bis zu + 25 % Performance
  • 1,8멹ache Dich짯te von N7 (Logik)
  • 1,3멹ache Dich짯te von N7 (SRAM)
  • SRAM-Bit짯zel짯le 0,021 쨉m짼
  • schnel짯le짯rer Ramp als N7 auf den Umsatz bezogen
  • gerin짯ge Defekt짯dich짯ten als bei N7
5 nm N5P  
  • 5. Gene짯ra짯ti짯on FinFET
  • Ver짯bes짯se짯run짯gen bei FEOL und MOL
  Q2 2020/Q2 2021
  • + 5 % Per짯for짯mance oder bis zu 10 % Ener짯gie짯be짯darf zu N5
  • voll kom짯pa짯ti짯bel zu N5
4 nm  N4     Test Q3 2020 2021?/2022?    
3 nm N3
  • 6. Gene짯ra짯ti짯on FinFET
  • let짯zer Node mit Fin짯FET, danach GAA
  Ende 2021 / 2H 2022
  • + 10 bis 15 % Per짯for짯mance zu N5
  • 25 bis 30 % weni짯ger Ener짯gie짯be짯darf als N5
 
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