TSMC: Zwischenschritt mit 4 nm angekündigt, Updates zu 5 und 3 nm

Nach­dem es in den letz­ten Wochen viel Auf­re­gung über eine mög­li­che 5‑nm-Fer­ti­gung von AMDs kom­men­den Zen 3 Pro­zes­so­ren gab und AMD die 7 nm nun aber noch mal bestä­tigt hat, gibt es von TSMC eini­ge Updates zu den Fer­ti­gungs­pro­zes­sen, für die nun sogar noch ein 4‑nm-Zwi­schen­schritt mit dem Namen N4 ange­kün­digt wur­de.

TSMC 5 nm — schnellerer Ramp und direkt für HPC

Bei TSMC lau­fen vie­le ver­schie­de­ne Fer­ti­gungs­pro­zes­se zeit­gleich, dabei unter­schei­det man zusätz­lich in Test‑, Risi­ko- und Mas­sen­pro­duk­ti­on. Ers­te­re ist selbst­er­klä­rend, wohin­ge­gen die Risi­ko­pro­duk­ti­on bereits statt­fin­det, wenn ein Pro­zess noch sehr neu ist, sich aber die Aus­beu­te bereits für ers­te fina­le und even­tu­ell hoch­prei­si­ge Pro­duk­te rech­net. Die 5‑nm-Mas­sen­pro­duk­ti­on ist laut TSMC im ers­ten Quar­tal des aktu­el­len Jah­res gestar­tet, nach­dem die Risi­ko­pro­duk­ti­on bereits im März 2019 begann. Der Ramp — also das Hoch­fah­ren der Pro­duk­ti­ons­ka­pa­zi­tät  — soll dabei noch schnel­ler erfol­gen als bei 7nm.

Die Fer­ti­gung bei 5 nm war dabei laut TSMC von Anfang an nicht nur auf Pro­duk­te im Low-Power-Per­for­mance-Bereich (LP) — klas­si­sches Bei­spiel dafür sind Elek­tro­nik­chips für Mobil­te­le­fo­ne — son­dern auch für den HPC-Bereich opti­miert, was die Gerüch­te über even­tu­el­le Pro­duk­te von AMD in 5 nm mit erklä­ren dürf­te.

Aktu­ell scheint es aber eher wahr­schein­lich, dass die ers­ten 5‑nm-Pro­duk­te von AMD und/oder Nvi­dia im ers­ten Halb­jahr 2021 erschei­nen wer­den und dabei auf 5NP set­zen. Wobei TSMC für die­sen Pro­zess die Aus­sa­gen zur Per­for­mance und zum Ener­gie­be­darf im Ver­hält­nis zum 7‑nm-Pro­zess um jeweils 5 Pro­zent nach unten kor­ri­giert hat.

Bei bei­den Fir­men wären dann wohl vor allem HPC-Beschleu­ni­ger­kar­ten als wahr­schein­lichs­tes Pro­dukt für die­sen Pro­zess zu nen­nen.

TSMC 4 nm — N4 als Zwischenschritt zu 3 nm

Über­ra­schen hat TSMC dabei einen bis­lang nicht erwähn­ten 4‑nm-Pro­zess mit der Bezeich­nung N4 prä­sen­tiert, der bis­lang in allen Road­maps fehl­te. Inwie­weit dies aller­dings nur eine beson­de­re Aus­for­mung der 5‑nm-Fer­ti­gung ist, bleibt abzu­war­ten. Wäh­rend sich die Pro­zess-Bezeich­nun­gen frü­her immer aus­schließ­lich an den Fer­ti­gungs­grö­ßen ori­en­tier­ten, sind sie mitt­ler­wei­le eher zum Mar­ke­ting­in­stru­ment gewor­den, ums ich von der Kon­kur­renz abzu­set­zen. Klas­si­sches Bei­spiel dafür sind die 7‑nm-Pro­zes­se von TSMC und die 10-nm-Pro­zes­se von Intel die teil­wei­se ver­gleich­bar sind. 

Über die tech­ni­schen Spe­zi­fi­ka­tio­nen von N4 hat TSMC dabei bis­lang nicht viel bekannt gege­ben, ers­te Tests sol­len aber bereits im drit­ten Quar­tal 2020 star­ten. Zur Mas­sen­pro­duk­ti­on gibt es unter­schied­li­che Aus­sa­gen, aller­dings dürf­te die­se irgend­wann im Jahr 2022 star­ten, da TSMC bereits in der zwei­ten Jah­res­hälf­te 2022 bereits mit der Mas­sen­pro­duk­ti­on von 3‑nm-Poduk­ten beginnt. 

Übersicht Fertigungsprozesse TSMC

Die bekann­ten Infor­ma­tio­nen zu den Fer­ti­gungs­pro­zes­sen, die haupt­säch­lich David Schor von Wiki­Chip in einem Arti­kel gelie­fert hat, haben wir in der nach­fol­gen­den Tabel­le zusam­men­ge­fasst und um eini­ge Details ergänzt, sowie die neu­en und aktua­li­sier­ten Infor­ma­tio­nen hin­zu­ge­fügt.

Pro­zess Bezeich­nung Tech­nik Gate-Pitch Risi­ko-/Mas­sen­pro­duk­ti­on Ver­bes­se­run­gen Sons­ti­ges
16 nm N16
  • Fin­FET
  • Wolf­ram-Kon­tak­te
90 nm Novem­ber 2013/2014
  • SRAM-Bit­zel­le 0,07 µm²
 
7 nm N7 (1st Gen)
  • 4. Genera­ti­on Fin­FET
  • 5. Genera­ti­on high‑K metal gate
  • Kobalt-Kon­tak­te
  • Low-Power- und High-Per­for­mance-Pro­zess
57 nm (LP)

64 nm (HP)

April 2017/April 2018
  • bis + 30 % Per­fo­mance zu N16
  • bis — 55 % Ener­gie­be­darf zu N16
  • 3,3‑fache Dich­te bei Logik
  • SRAM-Bit­zel­le 0,027 µm²/0,0312 µm² bei Intels 10 nm
  • gerin­ge Defekt­dich­te im Ver­gleich zu frü­he­ren Pro­zes­sen
7 nm N7 (2nd Gen) / N7P
  • 4. Genera­ti­on Fin­FET
  • Metal Gate Opti­mie­rung
  • FEOL Cap Redu­zie­rung
  • MOL R Redu­zie­ring
  ?/ Mai 2019?
  • + 7 % Per­for­mance oder bis zu — 10 % Ener­gie­be­darf
  • > +5% Per­for­mance
  • Dri­ve Vol­ta­ge — 50 mV
  • voll kom­pa­ti­bel zu N7
7 nm N7+
  • 4. Genera­ti­on Fin­FET
  • bis zu 4 Lay­er mit EUV
  Q4 2018/Q2 2019
  • + 10 % Per­for­mance oder bis zu — 15 % Ener­gie­be­darf
  • 1,2‑fache Dich­te
  • neue Mas­ken wegen EUV
7 nm N6
  • 4. Genera­ti­on Fin­FET
  • mehr EUV-Lay­er
  • M0 Rou­ting
57 nm Q1 2020/Ende 2020
  • 18 % weni­ger Flä­che als N7 (Logik)
  • kom­pa­ti­bel zu N7
5 nm N5
  • 5. Genera­ti­on Fin­FET
  • Low-Power und HP-Pro­zess
  • mehr EUV-Lay­er
48 nm März 2019/Q1 2020
  • + 15 % Per­for­mance zu N7 oder bis zu — 30 % Ener­gie­be­darf
  • HPC als Opti­on bis zu + 25 % Per­for­mance
  • 1,8‑fache Dich­te von N7 (Logik)
  • 1,3‑fache Dich­te von N7 (SRAM)
  • SRAM-Bit­zel­le 0,021 µm²
  • schnel­le­rer Ramp als N7 auf den Umsatz bezo­gen
  • gerin­ge Defekt­dich­ten als bei N7
5 nm N5P  
  • 5. Genera­ti­on Fin­FET
  • Ver­bes­se­run­gen bei FEOL und MOL
  Q2 2020/Q2 2021
  • + 5 % Per­for­mance oder bis zu — 10 % Ener­gie­be­darf zu N5
  • voll kom­pa­ti­bel zu N5
4 nm  N4     Test Q3 2020 2021?/2022?    
3 nm N3
  • 6. Genera­ti­on Fin­FET
  • let­zer Node mit Fin­FET, danach GAA
  Ende 2021 / 2H 2022
  • + 10 bis 15 % Per­for­mance zu N5
  • 25 bis 30 % weni­ger Ener­gie­be­darf als N5
 
Quel­len: -TSMC Ramps 5nm, Dis­c­lo­ses 3nm to Pack Over a Quar­ter-Bil­li­on Tran­sis­tors Per Squa­re Mil­li­me­terTSMC 5‑Nanometer Update