TSMC: Neue Informationen zur Fertigung in 4 nm (4N) und 3 nm (3N)

Auf einem Tech짯no짯lo짯gy Sym짯po짯si짯um hat TSMC 체ber die eige짯nen Fer짯ti짯gungs짯pro짯zes짯se berich짯tet und ein paar neue Anga짯ben beson짯ders zu N3 (3 nm) gemacht, sowie eini짯ge Zeit짯an짯ga짯ben zur Risi짯ko- und Mas짯sen짯pro짯duk짯ti짯on kon짯kre짯ti짯siert. Hard짯ware짯lu짯xx brach짯te uns die neu짯es짯ten Infor짯ma짯tio짯nen dazu.

TSMC 4 nm N4 als Zwischenschritt zu 3 nm

N4 hat laut TSMC kom짯pa짯ti짯ble Design Rules zu N5 sowie N5P und besitzt mehr EUV-Lay짯er. Anga짯ben zu den tech짯ni짯schen Spe짯zi짯fi짯ka짯tio짯nen oder zur Per짯for짯mance짯ver짯bes짯se짯rung und Ein짯spa짯run짯gen beim Ener짯gie짯be짯darf mach짯te man aber wei짯ter짯hin nicht. 

Die Risi짯ko짯pro짯duk짯ti짯on soll im vier짯ten Quar짯tal 2021 star짯ten, die Mas짯sen짯pro짯duk짯ti짯on ist dann f체r die zwei짯te H채lf짯te 2022 angedacht.

TSMC 3 nm  N3

F체r N3 hat TSMC dage짯gen die tech짯ni짯schen Spe짯zi짯fi짯ka짯tio짯nen kon짯kre짯ti짯siert. Beim Ener짯gie짯be짯darf spricht man jetzt von Ein짯spa짯run짯gen im Bereich von 20 bis 30 Pro짯zent, was etwas weni짯ger ist, als die fr체짯her pro짯kla짯mier짯ten 25 bis 30 Pro짯zent. Auch bei den Pack짯dich짯ten der Tran짯sis짯to짯ren zeigt sich, dass die Fer짯ti짯gungs짯tech짯ni짯ken immer her짯aus짯for짯dern짯der werden.

So wer짯den die SRAM-Bit짯zel짯len nur noch 20 Pro짯zent klei짯ner bei N5 waren es immer짯hin noch 30 Pro짯zent. 횆hn짯lich sieht es bei Logik짯kom짯po짯nen짯ten 1,7멹ache Dich짯te im Ver짯gleich zu N5 und bei den Ana짯log짯kom짯po짯nen짯ten 1,1x-fache Dich짯te im Ver짯gleich zu N5  aus. 

Die Daten zu Risi짯ko짯pro짯duk짯ti짯on (Ende 2021) und Mas짯sen짯pro짯duk짯ti짯on (2. H채lf짯te 2022) ent짯spre짯chen fast exakt denen der N4-Fer짯ti짯gung. Letz짯te짯re soll짯te aller짯dings auf Grund der Kom짯pa짯ti짯bi짯li짯t채t zu N5 und N5P ein짯fa짯cher umsetz짯bar und wahr짯schein짯lich auch deut짯lich kos짯ten짯g체ns짯ti짯ger sein. 

횥bersicht Fertigungsprozesse TSMC

Die bekann짯ten Infor짯ma짯tio짯nen zu den Fer짯ti짯gungs짯pro짯zes짯sen, die haupt짯s채ch짯lich David Schor von Wiki짯Chip in einem Arti짯kel gelie짯fert hat, haben wir in der nach짯fol짯gen짯den Tabel짯le zusam짯men짯ge짯fasst und um eini짯ge Details erg채nzt, sowie die neu짯en und aktua짯li짯sier짯ten Infor짯ma짯tio짯nen hinzugef체gt.

Pro짯zess Bezeich짯nung Tech짯nik Gate-Pitch Risi짯ko-/Mas짯sen짯pro짯duk짯ti짯on Ver짯bes짯se짯run짯gen Sons짯ti짯ges
16 nm N16
  • Fin짯FET
  • Wolf짯ram-Kon짯tak짯te
90 nm Novem짯ber 2013/2014
  • SRAM-Bit짯zel짯le 0,07 쨉m짼
 
7 nm N7 (1st Gen)
  • 4. Gene짯ra짯ti짯on FinFET
  • 5. Gene짯ra짯ti짯on high멚 metal gate
  • Kobalt-Kon짯tak짯te
  • Low-Power- und High-Performance-Prozess
57 nm (LP)

64 nm (HP)

April 2017/April 2018
  • bis + 30 % Per짯fo짯mance zu N16
  • bis 55 % Ener짯gie짯be짯darf zu N16
  • 3,3멹ache Dich짯te bei Logik
  • SRAM-Bit짯zel짯le 0,027 쨉m짼/0,0312 쨉m짼 bei Intels 10 nm
  • gerin짯ge Defekt짯dich짯te im Ver짯gleich zu fr체짯he짯ren Prozessen
7 nm N7 (2nd Gen) / N7P
  • 4. Gene짯ra짯ti짯on FinFET
  • Metal Gate Optimierung
  • FEOL Cap Reduzierung
  • MOL R Reduziering
  ?/ Mai 2019?
  • + 7 % Per짯for짯mance oder bis zu  10 % Energiebedarf
  • > +5% Performance
  • Dri짯ve Vol짯ta짯ge 50 mV
  • voll kom짯pa짯ti짯bel zu N7
7 nm N7+
  • 4. Gene짯ra짯ti짯on FinFET
  • bis zu 4 Lay짯er mit EUV
  Q4 2018/Q2 2019
  • + 10 % Per짯for짯mance oder bis zu  15 % Energiebedarf
  • 1,2멹ache Dich짯te
  • neue Mas짯ken wegen EUV
7 nm N6
  • 4. Gene짯ra짯ti짯on FinFET
  • mehr EUV-Lay짯er
  • M0 Rou짯ting
57 nm Q1 2020/Ende 2020
  • 18 % weni짯ger Fl채짯che als N7 (Logik)
  • kom짯pa짯ti짯bel zu N7
5 nm N5
  • 5. Gene짯ra짯ti짯on FinFET
  • Low-Power und HP-Prozess
  • Mehr EUV-Lay짯er
48 nm M채rz 2019/Q1 2020
  • + 15 % Per짯for짯mance zu N7 oder bis zu  30 % Energiebedarf
  • HPC als Opti짯on bis zu + 25 % Performance
  • 1,8멹ache Dich짯te von N7 (Logik)
  • 1,3멹ache Dich짯te von N7 (SRAM)
  • SRAM-Bit짯zel짯le 0,021 쨉m짼
  • schnel짯le짯rer Ramp als N7 auf den Umsatz bezogen
  • gerin짯ge Defekt짯dich짯ten als bei N7
5 nm N5P  
  • 5. Gene짯ra짯ti짯on FinFET
  • Ver짯bes짯se짯run짯gen bei FEOL und MOL
  Q2 2020/Q2 2021
  • + 5 % Per짯for짯mance oder bis zu 10 % Ener짯gie짯be짯darf zu N5
  • voll kom짯pa짯ti짯bel zu N5
4 nm  N4
  • Mehr EUV-Lay짯er
  Q4 2021/ 2022  
  • Design Rules kom짯pa짯ti짯bel zu N5/N5P
3 nm N3
  • 6. Gene짯ra짯ti짯on FinFET
  • letz짯ter Node mit Fin짯FET, danach GAA
  Ende 2021 / 2H 2022
  • + 10 bis 15 % Per짯for짯mance zu N5
  • 20 bis 30 % weni짯ger Ener짯gie짯be짯darf als N5
  • 1,7멹ache Dich짯te von N5 (Logik)
  • SRAM 1,2멹ache Dich짯te zu N5
  • 1,1x-fache Dich짯te bei Ana짯log zu N5
 
Quel짯len: -TSMC Ramps 5nm, Dis짯c짯lo짯ses 3nm to Pack Over a Quar짯ter-Bil짯li짯on Tran짯sis짯tors Per Squa짯re Mil짯li짯me짯terTSMC 5멞anometer Update, TSCM spricht 체ber ver짯bes짯ser짯te Fer짯ti짯gung in 12 bis 3 nm