TSMC: Neue Informationen zur Fertigung in 4 nm (4N) und 3 nm (3N)

Auf einem Tech­no­lo­gy Sym­po­si­um hat TSMC über die eige­nen Fer­ti­gungs­pro­zes­se berich­tet und ein paar neue Anga­ben beson­ders zu N3 (3 nm) gemacht, sowie eini­ge Zeit­an­ga­ben zur Risi­ko- und Mas­sen­pro­duk­ti­on kon­kre­ti­siert. Hard­ware­luxx brach­te uns die neu­es­ten Infor­ma­tio­nen dazu.

TSMC 4 nm — N4 als Zwischenschritt zu 3 nm

N4 hat laut TSMC kom­pa­ti­ble Design Rules zu N5 sowie N5P und besitzt mehr EUV-Lay­er. Anga­ben zu den tech­ni­schen Spe­zi­fi­ka­tio­nen oder zur Per­for­mance­ver­bes­se­rung und Ein­spa­run­gen beim Ener­gie­be­darf mach­te man aber wei­ter­hin nicht. 

Die Risi­ko­pro­duk­ti­on soll im vier­ten Quar­tal 2021 star­ten, die Mas­sen­pro­duk­ti­on ist dann für die zwei­te Hälf­te 2022 ange­dacht.

TSMC 3 nm — N3

Für N3 hat TSMC dage­gen die tech­ni­schen Spe­zi­fi­ka­tio­nen kon­kre­ti­siert. Beim Ener­gie­be­darf spricht man jetzt von Ein­spa­run­gen im Bereich von 20 bis 30 Pro­zent, was etwas weni­ger ist, als die frü­her pro­kla­mier­ten 25 bis 30 Pro­zent. Auch bei den Pack­dich­ten der Tran­sis­to­ren zeigt sich, dass die Fer­ti­gungs­tech­ni­ken immer her­aus­for­dern­der wer­den.

So wer­den die SRAM-Bit­zel­len nur noch 20 Pro­zent klei­ner — bei N5 waren es immer­hin noch 30 Pro­zent. Ähn­lich sieht es bei Logik­kom­po­nen­ten — 1,7‑fache Dich­te im Ver­gleich zu N5 und bei den Ana­log­kom­po­nen­ten — 1,1x-fache Dich­te im Ver­gleich zu N5 — aus. 

Die Daten zu Risi­ko­pro­duk­ti­on (Ende 2021) und Mas­sen­pro­duk­ti­on (2. Hälf­te 2022) ent­spre­chen fast exakt denen der N4-Fer­ti­gung. Letz­te­re soll­te aller­dings auf Grund der Kom­pa­ti­bi­li­tät zu N5 und N5P ein­fa­cher umsetz­bar und wahr­schein­lich auch deut­lich kos­ten­güns­ti­ger sein. 

Übersicht Fertigungsprozesse TSMC

Die bekann­ten Infor­ma­tio­nen zu den Fer­ti­gungs­pro­zes­sen, die haupt­säch­lich David Schor von Wiki­Chip in einem Arti­kel gelie­fert hat, haben wir in der nach­fol­gen­den Tabel­le zusam­men­ge­fasst und um eini­ge Details ergänzt, sowie die neu­en und aktua­li­sier­ten Infor­ma­tio­nen hin­zu­ge­fügt.

Pro­zess Bezeich­nung Tech­nik Gate-Pitch Risi­ko-/Mas­sen­pro­duk­ti­on Ver­bes­se­run­gen Sons­ti­ges
16 nm N16
  • Fin­FET
  • Wolf­ram-Kon­tak­te
90 nm Novem­ber 2013/2014
  • SRAM-Bit­zel­le 0,07 µm²
 
7 nm N7 (1st Gen)
  • 4. Genera­ti­on Fin­FET
  • 5. Genera­ti­on high‑K metal gate
  • Kobalt-Kon­tak­te
  • Low-Power- und High-Per­for­mance-Pro­zess
57 nm (LP)

64 nm (HP)

April 2017/April 2018
  • bis + 30 % Per­fo­mance zu N16
  • bis — 55 % Ener­gie­be­darf zu N16
  • 3,3‑fache Dich­te bei Logik
  • SRAM-Bit­zel­le 0,027 µm²/0,0312 µm² bei Intels 10 nm
  • gerin­ge Defekt­dich­te im Ver­gleich zu frü­he­ren Pro­zes­sen
7 nm N7 (2nd Gen) / N7P
  • 4. Genera­ti­on Fin­FET
  • Metal Gate Opti­mie­rung
  • FEOL Cap Redu­zie­rung
  • MOL R Redu­zie­ring
  ?/ Mai 2019?
  • + 7 % Per­for­mance oder bis zu — 10 % Ener­gie­be­darf
  • > +5% Per­for­mance
  • Dri­ve Vol­ta­ge — 50 mV
  • voll kom­pa­ti­bel zu N7
7 nm N7+
  • 4. Genera­ti­on Fin­FET
  • bis zu 4 Lay­er mit EUV
  Q4 2018/Q2 2019
  • + 10 % Per­for­mance oder bis zu — 15 % Ener­gie­be­darf
  • 1,2‑fache Dich­te
  • neue Mas­ken wegen EUV
7 nm N6
  • 4. Genera­ti­on Fin­FET
  • mehr EUV-Lay­er
  • M0 Rou­ting
57 nm Q1 2020/Ende 2020
  • 18 % weni­ger Flä­che als N7 (Logik)
  • kom­pa­ti­bel zu N7
5 nm N5
  • 5. Genera­ti­on Fin­FET
  • Low-Power und HP-Pro­zess
  • Mehr EUV-Lay­er
48 nm März 2019/Q1 2020
  • + 15 % Per­for­mance zu N7 oder bis zu — 30 % Ener­gie­be­darf
  • HPC als Opti­on bis zu + 25 % Per­for­mance
  • 1,8‑fache Dich­te von N7 (Logik)
  • 1,3‑fache Dich­te von N7 (SRAM)
  • SRAM-Bit­zel­le 0,021 µm²
  • schnel­le­rer Ramp als N7 auf den Umsatz bezo­gen
  • gerin­ge Defekt­dich­ten als bei N7
5 nm N5P  
  • 5. Genera­ti­on Fin­FET
  • Ver­bes­se­run­gen bei FEOL und MOL
  Q2 2020/Q2 2021
  • + 5 % Per­for­mance oder bis zu — 10 % Ener­gie­be­darf zu N5
  • voll kom­pa­ti­bel zu N5
4 nm  N4
  • Mehr EUV-Lay­er
  Q4 2021/ 2022  
  • Design Rules kom­pa­ti­bel zu N5/N5P
3 nm N3
  • 6. Genera­ti­on Fin­FET
  • letz­ter Node mit Fin­FET, danach GAA
  Ende 2021 / 2H 2022
  • + 10 bis 15 % Per­for­mance zu N5
  • 20 bis 30 % weni­ger Ener­gie­be­darf als N5
  • 1,7‑fache Dich­te von N5 (Logik)
  • SRAM 1,2‑fache Dich­te zu N5
  • 1,1x-fache Dich­te bei Ana­log zu N5
 
Quel­len: -TSMC Ramps 5nm, Dis­c­lo­ses 3nm to Pack Over a Quar­ter-Bil­li­on Tran­sis­tors Per Squa­re Mil­li­me­terTSMC 5‑Nanometer Update, TSCM spricht über ver­bes­ser­te Fer­ti­gung in 12 bis 3 nm

 

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