Donnerstag, 6. Juni 2013

09:07 - Autor: Nero24

AMDs Mark Papermaster widerspricht: Bulldozer kein Versager!

In der vergangenen Woche hatten wir über die verblüffenden Aussagen des aktuellen Corporate Vice President und General Manager of the Server Business Unit bei AMD, Andrew Feldman, berichtet. Dieser gab wörtlich zu Protokoll: "Bulldozer war ohne Zweifel ein totaler Fehlschlag. Wir wissen das. Das kostete dem CEO den Job, es kostete einem Großteil des Managements den Job, es kostete dem Vice President of Engineering den Job." Eine derartige Aussage über ein noch aktuelles Produkt - egal ob zutreffend oder nicht - ist in der Unternehmenskommunikation für gewöhnlich absolut unüblich und wurde bereits bei uns im Forum ausgiebig diskutiert.

Heute nun hat die PC Games Hardware im Rahmen der Computex in Taiwan ein eigenes Interview mit einem anderen AMD-Manager geführt, dem Chief Technology Officer Mark Papermaster. Konfrontiert mit den forschen Aussagen seines Kollegen verneinte Papermaster, dass Bulldozer intern als Fehlschlag angesehen werde, merkte jedoch an, dass jede neue Architektur erst einmal am Markt ankommen und die Software optimiert werden müsse. Mit der aktuellen Piledriver-Ausbaustufe sowie der kommenden Steamroller-Version sei AMD zudem die Schwachstellen angegangen und die Software wie auch die Fertigung seien besser geworden. Zudem merkte er an, dass mit Steamroller und Excavator noch mindestens zwei weitere Ausbaustufen der Bulldozer-Architektur geplant seien. Für welche Segmente (Server? Desktop? APUs?) sagte er jedoch nicht. Gerade für den klassischen Desktop (CPU, nicht APU) gibt es immer noch keinen Nachfolger des Vishera auf der Roadmap.

Ein solches Dementi war zu erwarten, ganz einfach weil eine Aussage wie die von Andrew Feldman so gar nicht ins übliche Schema passt. AMD will schließlich noch viele Trinitys, Richlands, Visheras, Abu Dhabis, Seouls und Delhis - allesamt aktuelle AMD-Produkte, die auf der Bulldozer-Architektur basieren - verkaufen. Da passt das Statement eines amtierenden AMD-Managers, dass das alles Totalausfälle seien, nicht so recht ins Konzept.

Womöglich wurde die Aussage Feldmans auch missinterpretiert oder er hat sich unglücklich ausgedruckt. Feldman ist schließlich verantwortlich für die Serversparte und "Bulldozer" wird gelegentlich auch nicht für die komplette Architektur verwendet, sondern stellvertretend nur für die erste Generation, also den Zambezi bzw. in seiner Serverwelt für die Varianten Interlagos/Valencia/Zurich. Das würde das harsche Urteil teilweise relativieren. Aber ein Kuriosum bleibt das Statement so oder so.

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Donnerstag, 25. Oktober 2012

13:07 - Autor: Nero24

Kleine AMD FX "Vishera" CPUs schon im Laden

Bei den Produktvorstellungen der letzten Jahre hatte sich AMD immer wieder vorgenommen, im Gegensatz zu früheren Zeiten die Produkte am Tag oder kurz nach der Markteinführung auch in den Läden zu haben - "time to market". Das ist bei den teils verschlungenen Distributionspfaden in den einzelnen Ländern nicht immer einfach, hat aber oftmals gut funktioniert. Fiaskos wie die Markteinführung der Radeon HD 5870 mal ausgenommen, als die schnellste Grafikkarte der Welt wegen Yield-Problemen bei TSMC 3 Monate lang praktisch nicht zu bekommen war.

Nun, zwei Tage nach der Vorstellung der neuen AMD FX "Vishera" Prozessoren mit Piledriver-Kernen sind die ersten Exemplare bei den Direktversendern aufgetaucht. Besonders der AMD FX-8320 (4 Module, 8 Threads, 3,5 GHz Basis, 4,0 GHz Turbo, 125 W TDP), also der kleinere der beiden 8-Kern Boxed-Modelle, ist schon zu Hauf bei den Händlern als "lieferbar" gelistet. Er kostet ab ca. 152 EUR zum Zeitpunkt dieses Artikels.

Auch die 6-Kern-Variante AMD FX-6300 (3 Module, 6 Threads, 3,5 GHz Basis, 4,1 GHz Turbo, 95 W TDP) ist vereinzelt schon als lieferbar gekennzeichnet, bei der Mehrheit der Anbieter steht der Status aber noch auf "im Zulauf". Als Termine werden je nach Anbieter Zeiträume zwischen 26.10. und 31.10. genannt. Der FX-6300 kostet derzeit ab 120 EUR (ab 133 EUR lieferbar).

Eher schlecht sieht es derzeit noch mit dem Topmodell AMD FX-8350 (4 Module, 8 Threads, 4,0 GHz Basis, 4,2 GHz Turbo, 125 W TDP) aus. Hier ist zumindest in Deutschland bei den Preisvergleichen noch überhaupt kein Anbieter gelistet, der die CPU auf Lager hätte. Wenigstens ist er aber mit Preisen ab 179 EUR erheblich günstiger, als es der "Zambezi" FX-8150 bei Markteinführung vor einem Jahr war. Ähnliches gilt für den AMD FX-4300 (2 Module, 4 Threads, 3,8 GHz Basis, 4,0 GHz Turbo, 95 W TDP, als einziger nur 4 MB L3-Cache statt 8 MB). Auch der soll erst in den kommenden Tagen langsam zu den Händlern tröpfeln und ist ab 112 EUR (nicht lieferbar) gelistet.

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Dienstag, 23. Oktober 2012

06:06 - Autor: MusicIsMyLife

Neuer Artikel: AMD FX "Vishera"

Etwas mehr als ein Jahr ist es her, dass AMD mit den FX-Prozessoren eine völlig neue Prozessorarchitektur vorstellte. Auch wir haben uns damals die Bulldozer-CPUs in aller Ausführlichkeit angesehen. Bereits im Oktober vergangenen Jahres kamen wir zu der Einschätzung, dass AMDs neue Architektur mehr denn je auf die Software angewiesen ist, mit der gearbeitet wird. Denn während AMDs FX zum Launch in den meisten Anwendungen der Intel-Konkurrenz hinterherhinkte (und mitunter noch nicht einmal die Vorgänger aus eigenem Hause überflügelt werden konnten), gab es einige wenige Anwendungen, in der es der Prozessor sogar mit der gesamten Konkurrenz mühelos aufnehmen konnte.

Was hat sich im vergangenen Jahr auf der Software-Seite alles getan? Kann "Zambezi" noch immer einige Lorbeeren für sich einheimsen? Und macht es "Vishera" in diesen Anwendungen noch besser? Wir haben uns auf den kommenden Seiten mit einigen Facetten von AMDs neuem FX-8350 beschäftigt, Veränderungen zu seinem Vorgänger betrachtet, die Performance in allerlei Konstellationen überprüft und natürlich auch das OC-Potenzial vom Neuling betrachtet.

zum Artikel: AMD FX "Vishera"

Viel Vergnügen beim Lesen!

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Samstag, 13. Oktober 2012

20:54 - Autor: Opteron

Spanischer Händler verrät erste Vishera-Europreise

Erst gestern berichteten wir über die kommenden Opterons auf Piledriverbasis. Nun sind auf der spanischen Seite von Pccomponentes erste Preise der nächsten FX-Generation aufgetaucht, welche ebenfalls auf Piledriver-Kernen basieren. Die Preise fallen dabei günstiger aus als bisher erwartet wurde, da die ersten Preise des Spitzenmodells FX-8350 in den USA ca. 250 US-Dollar betrugen. Letzterer läuft mit 4 GHz Basistakt und ist mit 199 Euro bereits für unter 200 Euro erhältlich. Auch 4- und 6-Kern-Prozessoren der neuen Generation sind aufgetaucht. Alle dort verzeichneten Modelle und Preise haben wir in der folgenden Tabelle zusammengefasst:

Modell	TDP	CPU-Kerne (Kerne / Module)	CPU-Taktfrequenz (Basis / Turbo)	L3-Cache	Preis
FX-8350	125 Watt	8 / 4	4,0 GHz / 4,2 GHz	8 MiB	199,00 €
FX-8320	125 Watt	8 / 4	3,5 GHz / 4,0 GHz	8 MiB	159,00 €
FX-6300	95 Watt	6 / 3	3,5 GHz / 4,1 GHz	8 MiB	137,00 €
FX-4300	95 Watt	4 / 2	3,8 GHz / 4,0 GHz	4 MiB	128,00 €

Als Verfügbarkeit wird auf einer US-Großhändlerseite der 30. Oktober angegeben.

Quelle: Pccomponentes

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Freitag, 12. Oktober 2012

16:09 - Autor: Dr@

Erste Details zu "Piledriver"-Opterons aufgetaucht

CPU World hat erste Details zu den kommenden Opterons mit "Piledriver"-Modulen zusammengetragen, die aller Voraussicht nach die neuen Opteron 6300 (Sockel G34) und Opteron 4300 (Sockel C32) Serien bilden werden. Gegenüber der ersten "Bulldozer"-Generation stellen die neuen Kerne nur eine kleinere Optimierung ("Orochi Rev C") dar, welche leicht höhere Takte und eine etwas verbesserte Rechenleistung pro Takt ermöglichen soll. Ansonsten bringen die neuen Opterons wohl keine größeren Neuerungen gegenüber den aktuellen Modellen mit sich. Der Vergleich mit den derzeit verfügbaren Opteron 6200 zeigt, dass die Basis-Taktraten lediglich um 100 oder 200 MHz höher liegen, wie wir es bereits im Mai gemeldet hatten. Zu den Turbo-Taktraten ist jedoch noch nichts bekannt.

Modell	TDP	CPU-Kerne (Kerne / Module)	CPU-Taktfrequenz (Basis / Turbo)	L3-Cache
Opteron 6386 SE	140 Watt	16 / 8	2,8 GHz / ? GHz	2x 8 MiB
Opteron 6380	115 Watt	16 / 8	2,5 GHz / ? GHz	2x 8 MiB
Opteron 6378	115 Watt	16 / 8	2,4 GHz / ? GHz	2x 8 MiB
Opteron 6376	115 Watt	16 / 8	2,3 GHz / ? GHz	2x 8 MiB
Opteron 6366 HE	85 Watt	16 / 8	1,8 GHz / ? GHz	2x 8 MiB
Opteron 6348	115 Watt	12 / 6	2,8 GHz / ? GHz	2x 8 MiB
Opteron 6344	115 Watt	12 / 6	2,6 GHz / ? GHz	2x 8 MiB
Opteron 6328	115 Watt	8 / 4	3,2 GHz / ? GHz	2x 8 MiB
Opteron 6320	115 Watt	8 / 4	2,8 GHz / ? GHz	2x 8 MiB
Opteron 6308	115 Watt	4 / 2	3,5 GHz / ? GHz	2x 8 MiB

Übersicht der voraussichtlichen "Abu Dhabi"-Opterons für den Sockel G34

Bei den neuen Opteron 4300 liegen die Taktraten der bisher bekannten Modelle auf dem Niveau der 4200er-Generation. Einzig das schnellste Modell mit acht Integer-Kernen legt um 100 MHz zu. Zusätzlich haben wir den speziell für den hauseigenen Serverhersteller SeaMicro gefertigten Opteron-Prozessor mit in die Tabelle eingetragen.

Modell	TDP	CPU-Kerne (Kerne / Module)	CPU-Taktfrequenz (Basis / Turbo)	L3-Cache
Opteron 4386	95 Watt	8 / 4	3,1 GHz / ? GHz	8 MiB
Opteron 4376 HE	65 Watt	8 / 4	2,6 GHz / ? GHz	8 MiB
Opteron 4340	95 Watt	6 / 3	3,4 GHz / ? GHz	8 MiB
Opteron 4334	95 Watt	6 / 3	3,1 GHz / ? GHz	8 MiB
SeaMicro Opteron	35 Watt^(*)	8 / 4	2,0 GHz / 2,8 GHz	8 MiB

Übersicht der voraussichtlichen "Seoul"-Opterons für den Sockel C32
(*) Spekulation: Zuvor gezeigte Entwickler-Blades beherbergten den Opteron 4256 EE mit 35 Watt TDP

Quelle:

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Montag, 8. Oktober 2012

19:47 - Autor: Onkel_Dithmeyer

Trinity - eine Woche danach

Vor einer Woche ließ AMD die neuen APUs der A-Serie, die unter dem Codenamen Trinity bekannt sind, auf den Desktopmarkt los, deutlich später als vermutet. Grund für diese Verschiebung sei laut AMD gewesen, dass man aus dem Llano-Start gelernt habe und man eine ausreichende Verfügbarkeit ab Launchtermin gewährleisten wollte. Es gab aber auch anderslautende Gerüchte, wonach AMD noch in letzter Minute Änderungen an den Sockel-Spezifikationen vorgenommen habe. Diese würden in Hinsicht auf die FM2-Kompatibilität der Nachfolgergeneration tatsächlich stimmen, denn nun dürften erste Vorserienchips bei AMD auf dem Tisch liegen. Zumindest war es so bei Trinity der Fall, von dem es schon erste Präsentationen noch vor dem Start von Llano gab.

Betrachten wir einmal den Preisvergleich von Geizhals sind in Deutschland tatsächlich 6 von 9 gelisteten Trinity-Produkten als lieferbar markiert. Einzig die Athlon-Derivate ohne integrierte Grafik fehlen noch. Sie können aber immerhin bei einem Händler für etwas mehr als 1000 € vorbestellt werden, der Liefertermin ist mit 7-21 Tagen allerdings weit gefasst und ob die Preis/Leistung bei diesen Preisen noch passt ist eher fraglich. Anders sieht es allerdings bei den Mainboards aus. Wurden erste Exemplare bereits auf der Computex im Juni gezeigt, machen sich die Kandidaten trotz vielfacher Ankündigung seitens der Hersteller im Preisvergleich eher rar. Immerhin 6 Mainboards werden als lieferbar gelistet. Darunter finden sich ein ASRock, ein Gigabyte und vier Bretter von ASUS. Dabei handelt es sich um vier Boards mit A85X-Chipsatz und zweien mit dem günstigen A55-Chipsatz. Unter den 10 in kürze lieferbaren Platinen findet man dann immerhin auch einen Vertreter mit A75-Chipsatz. Weitere Hersteller findet man hier dennoch nicht. Den Listungen einiger Shops nach zu urteilen werden sich allerdings am 10.10. einige MSI-Boards dazugesellen.

So scheinen die Gerüchte um eine späte Änderung am Sockel am passendsten zu sein, denn eigentlich hätten die Mainboardhersteller genügend Zeit gehabt die Lager der Distributoren zu füllen. Falls dem aber so sein sollte, was ist dann mit den Computern, die von OEMs bereits seit einiger Zeit vertrieben werden? Möglicherweise sind diese dann nicht kompatibel mit AMDs nächster APU-Generation, was für die OEMs wohl zu verkraften ist, denn ihre Kunden rüsten seltener auf, als es Retail-Kunden tun. Eine andere Erklärung für die Mainboarddürre könnte sein, dass die ODMs AMD seit Llano nicht mehr zutrauen von Anfang an genügend Stückzahlen zu liefern, schließlich lief es beim Zambezi nicht viel besser.

Quellen:

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Mittwoch, 19. September 2012

13:20 - Autor: Dr@

Sockel FM2 kommt offenbar sowohl für Trinity- als auch Kaveri-APUs zum Einsatz

Bei VR-Zone ist eine Folie aufgetaucht, die angeblich AMDs aktuelle Sockel-Roadmap für APUs darstellt. Sollte die Folie authentisch sein, dann wird dem neuen Desktop-Sockel FM2 wohl eine längere Lebenszeit als dem direkten Vorgänger FM1 vergönnt sein, der lediglich A-Serie APUs der ersten Generation (Codename "Llano") aufnehmen kann. Im Kasten Future werden zwei graue Kästen als Platzhalter angedeutet, wobei einer davon die kommende Plattform auf Basis der "Kaveri"-APU mit Steamroller-Kernen repräsentieren könnte. Ob der zweite graue Kasten für den Zwischenschritt "Trinity 2.0", über den bereits spekuliert wurde, oder vielleicht auch für etwas völlig anderes steht, ist hochspekulativ. Allen drei Prozessoren sollen die Chipsätze AMD A55, A75 und A85X zur Seite stehen.

Quelle: VR-Zone

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Sonntag, 2. September 2012

12:06 - Autor: Opteron

Gerücht: Angebliches Vishera Die-Foto - augenscheinlich kein Unterschied zu Zambezi

Im Internet ist ein detailliertes Die-Fotos eines Orochi-Chips aufgetaucht, bei dem es sich um das kommende Modelle Vishera mit Piledriver-Kernen handeln soll. Allerdings kann man auf den ersten Augenblick so gut wie keine Unterschiede feststellen. Auch nicht solche, die bei den Piledriver-Kernen der Trinity-APU deutlich zu erkennen waren (Sprungvorhersage-Logik). Im folgenden Bild aus unserem Architekturvergleich zwischen Zambezi und Trinity haben wir nun auch den ominösen neuen Kern hinzugefügt:

Vergleich zwischen Vishera-Die-Shot mit Orochi Rev B

Für vergrößerte Ansicht anklicken

Waren beim Trinity-Piledriverkern noch die größeren Speicherzellen der Sprungvorhersage links oben im Eck zu sehen, sieht der angebliche Vishera-Piledriverkern in diesem Ausschnitt und auch dem Bulldozer-Kern der FX-Chips zum Verwechseln ähnlich.

Somit gibt es nun zwei Möglichkeiten:

Das Foto zeigt schlicht und einfach eine Zambezi-CPU mit Bulldozerkernen, die Nachricht wäre also eine Falschmeldung.

AMD verbaut im Vishera nicht die gleichen Piledriver-Kerne wie in der Trinity-APU. Spekulationen darüber gab es immer wieder. Insbesondere seitdem bekannt wurde, dass die Vishera-CPUs auf dem Orochi-Chip in der Revision C basiert, also dem gleichen Chip wie die aktuellen FX-Prozessoren, nur eine Revision höher. In diesem Fall dürfte man vom Vishera abgesehen von der hoffentlich nun funktionierenden Integer-Divisions-Einheit (wir berichteten) keine IPC-Verbesserung erwarten.

Sichere Rückschlüsse kann man sich aufgrund der unzuverlässigen Quellenlage leider nicht erlauben. Dazu muss man zuverlässigere Tests bzw. den offiziellen Vishera-Start abwarten. Bis dahin bleibt erst einmal nur abwarten.

Quelle:
obr-hardware.com

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Donnerstag, 21. Juni 2012

09:22 - Autor: Nero24

Aus dem Forum: AMD Piledriver-Kern zeigt sich stark verbessert

Als AMD im Herbst letzten Jahres endlich seine nagelneue Bulldozer-Architektur vorstellte, war die Enttäuschung groß. Das neue Konzept klang zwar auf dem Papier vielversprechend, in der Praxis jedoch mussten die FX-Prozessoren ordentlich Federn lassen. Zwar ließ sich die neue Architektur ganz gut takten, was eine Vorgabe bei der Entwicklung war, jedoch ging dies zu Lasten der IPC (Instruction per Clockcycle); der Bulldozer erledigte pro Kern pro Takt also weniger Arbeit, als sein Vorgänger K10. Das wurde auch bei unserem ausführlichen AMD FX-Review und vor allem der Analyse und dem Nachtest deutlich.

In der Folge wurde viel spekuliert und analysiert, woran es denn liegen könnte, dass eine frische, auf einem weißen Blatt Papier konzipierte neue Architektur der fast 12 Jahre alten K7/K8/K9/K10 Evolutionsreihe nicht ordentlich um die Ohren fährt. Dazu existiert im Forum ein Spekulationsthreads namens Fehler, Bugs, mangelnde Performance - Woran liegt es? mit mittlerweile 28 Seiten, wo die Architektur auseinander genommen wurde.

Anfang des Jahres erschien ein Patch für den Windows 7 Scheduler, nachdem deutlich war, dass Windows 7 mit der Modul-Bauweise des Bulldozers nicht so recht klarkommt und Threads/Prozesse auf die "falschen" Kerne verteilt. Auch dazu hatten wir einen Artikel, der zeigt, dass die Performance damit minimal besser wird; aber nicht die Welt.

Als der AMD FX auf den Markt kam, war bereits klar, dass eine Version 2 des Bulldozer-Kerns namens Piledriver, der für 2012 geplant war, vieles besser können soll, als die Urversion. Zwar bleibt die Architektur im wesentlich gleich, jedoch soll an vielen Schwachpunkten gefeilt werden. Der Piledriver für den Desktop wird noch vermutlich bis Spätsommer/Herbst auf sich warten lassen, jedoch kann sich der geneigte Leser einen ersten Eindruck verschaffen, denn die Piledriver-Kerne stecken in den neuen Trinity-APUs, die gerade Einzug erhalten in Laptops.

Allerdings ist es schwierig, daraus Schlussfolgerungen zu ziehen. Vom Ur-Bulldozer gab es keine mobilen Versionen und vom Piledriver gibt es derzeit nur APU-Versionen, denen z.B. der L3-Cache fehlt. Zudem hat der schnellste Trinity nur zwei Module (4 INT-Kerne), wohingegen Bulldozer mit zwei, drei und vier Modulen (4, 6, 8 INT-Kerne) auf dem Markt ist. Zudem sollen die Piledriver-FX-Prozessoren für den Desktop neben L3-Cache auch noch höher getaktet sein. Kurzum: ein 1:1 Vergleich fällt zum aktuellen Zeitpunkt schwer.

Was man jedoch sehr wohl machen kann ist, die Versprechungen, die AMD bezüglich der Detailoptimierungen gegeben hat, in der Praxis zu überprüfen. Das tun unsere emsigen Community-Mitglieder derzeit in einem Forenthread namens Trinity nimmt Fahrt auf. Dort werden z.B. die Cache-Latenzen geprüft und diverse maschinennahe Codes auf deren Ausführungsgeschwindigkeit hin überprüft. Möglich ist das, da User "Herr Melin" bereits über ein Trinity-Notebook verfügt. Und was dort getestet wird, klingt nicht schlecht für künftige Piledriver Desktop-Prozessoren.

Zum einen scheinen die Cache-Latenzen verkürzt worden zu sein.

AMD FX-6100 (Zambezi; 3 Bulldozer-Module)

AMD A10-4600M (Trinity; 2 Piledriver-Module)

Wie man sieht liegen die L2-Latenzen mit 16 vs. 20 Zyklen bei "Pseudo-Random" deutlich niedriger. Ebenfalls besser liegen die Random-Werte, die gerade eben so noch in den 2 MB großen L2-Cache passen. Hier liegen im schlechtesten Fall 31 Zyklen an, während Bulldozer bei 39 liegt. Anschließend wird es schwierig, da Bulldozer noch über eine dritte Cachestufe verfügt, während Trinity nach dem L2 direkt auf den Speicher zugreifen muss.

Auch ein Instruction Latency Dump mit AIDA zeigt durchaus Verbesserungen, wie Dresdenboy herausgefunden hat:

Was da im Vergleich der Latenzen u. Durchsatzzahlen mit BDv1 schon auffällt:
mov r32,r32 -> Durchsatz von 2 auf 4
mov r64,r64 -> von 2 auf 3
IDIV/DIV -> Latenzen deutlich runter, z.B. 96/63b: 80->44 Takte, 63/63b: 80->14 Takte
Einige SSE2/AVX-Lade/Speicher-Ops: teils Durchsatz +100%, teils halbiert.

Die niedrigeren Latenzen bei IDIV sind der endlich funktionierenden IDIV-Einheit geschuldet. Das sind nur ein paar wenige Aspekte, die derzeit bei uns im Forum von Usern analysiert und diskutiert werden. In jedem Fall lohnt es sich für interessierte Technikfans, das Prozessor-Forum samt Spekulations-Ecke im Auge zu behalten bzw. sich zu beteiligen. Sobald AMD Desktop-Prozessoren herausrückt, gibt's natürlich wie gewohnt auf Planet 3DNow! wieder einen ausführlichen Test. Spätestens dann wird klar werden, ob Piledriver das geworden ist, was Bulldozer bereits hätte werden sollen...

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Samstag, 3. März 2012

12:52 - Autor: Opteron

Bulldozer-Architektur unter der Lupe: Schwachstellen identifiziert

Viele Mikroarchitektur-Interessierte und hardwarenahe x86-Programmierer kennen bereits die x86-Optimierungsleitfäden sowie CPU-Architekturdiagnosen von Dr. Agner Fog von der Universität Kopenhagen. Nun hat er seine PDFs um AMDs Bulldozer-Architektur ergänzt.

Hier nun die schlimmsten Flaschenhälse im Überblick:

Instruktions-Dekoder 1

Zitat:

Instructions with up to three prefixes can be decoded in one clock cycle. There is a very large penalty for instructions with more than three prefixes. Instructions with 4-7 prefixes take 14-15 clock cycles extra to decode. Instructions with 8-11 prefixes take 21-22 clock cycles extra, and instructions with 12-14 prefixes take 28 clock cycles extra. It is therefore not recommended to make NOP instructions longer with more than three prefixes. The prefix count for this rule includes operand size, address size, segment, repeat, wait, REX and XOP prefixes. A three-bytes VEX prefix counts as one, while a two-bytes VEX prefix does not count. Escape codes (0F, 0F38, 0F3A) do not count.

Hier wird eine Schwachstelle beschrieben, bei der (sehr) lange x86-Instruktionen ab drei Präfixen einen starken Anstieg der Verweildauer im Dekoder verzeichnen. Mit mindestens 14 Takten zusätzlich und maximal gar 28 Takten ist in diesen Fällen zu rechnen, was ziemlich viel ist. In dieser Zeit könnte schon das Ergebnis der Berechnung feststehen - wenn der Dekoder eben nicht so langsam arbeiten würde.

Instruktions-Dekoder 2

Zitat:

The decode unit can handle four instructions per clock cycle. It is alternating between the two threads so that each thread gets up to four instructions every second clock cycle, or two instructions per clock cycle on average. This is a serious bottleneck in my tests because the rest of the pipeline can handle up to four instructions per clock. The situation gets even worse for instructions that generate more than one macro-op each. Instructions that generate two macro-ops are called double instructions.
The decoders can handle one double instruction and two single instructions in one clock cycle, but not two double instructions. Instructions that generate more than two macro-ops are using microcode.
The decoders cannot do anything else while microcode is generated. This means that both cores in a compute unit can stop decoding for several clock cycles after meeting an instruction that generates more than two macro-ops. The number of macro-ops generated by each instruction is listed in manual 4: "Instruction tables".

Schon früher tauchte die Vermutung auf, dass der - von beiden Kernen gemeinsam benutzte - Dekoder zu wenig Befehle dekodieren kann. Pro Takt und pro Kern schafft er im Schnitt maximal nur zwei x86 Instruktionen. Im schlimmsten Fall, falls externe x86-Instruktionen in mehr als eine CPU-interne Macro-Instruktion (Macro-Op) übersetzt werden müssen, sinkt der Durchsatz aber. Bei Befehlen, die durch die Microcode-Engine dekodiert werden müssen, steht der ganze Dekoder außerdem für ein paar Takte komplett still und blockiert damit den zweiten Kern.

Nun könnte man darauf hoffen, dass vielleicht MacroOp-Fusion, das Intel mit den Conroe-Chips (erste Generation der Core2 Duos) einführte und erstmals nun auch bei AMD im Bulldozer Verwendung findet, Abhilfe schaffen würde. Schließlich werden dabei zwei x86-Instruktionen zu einer Macro-Op dekodiert. Leider ist das aber bei AMD nicht der Fall:

Zitat:

No other ALU instruction can fuse with a conditional jump. The maximum decode rate is not
increased by instruction fusion.

Warum das so ist, wird nicht erklärt. Eventuell liegt es daran, dass die Bündelung bei AMD erst nach dem Dekoder passiert, während sie bei Intel davor passieren könnte.

Execution units

Zitat:

The integer execution units are poorly distributed between the four pipes. Two of the pipes have all the execution units while the other two pipes are used only for memory read instructions, and on some models for simple register moves. This means that the Bulldozer can execute only two integer ALU instructions per clock cycle, where previous models can execute three. This is a serious bottleneck for pure integer code. The single-core throughput for integer code can actually be doubled by doing half of the instructions in vector registers, even if only one element of each vector is used.

Hier wird nun auf das altbekannte Dilemma eingegangen, dass es von den - offiziell vier - Pipelines trotz optimistischer Zählweise eigentlich doch nur zwei sind, die die Arbeit verrichten, also eine weniger als bisher bei den letzten Chips der "K"-Generationen. In Zukunft, mit den 20h-Modellen (siehe dazu auch unsere frühere Meldung), wird dies zwar etwas besser werden, aber eine Offenbarung ist das ebenfalls noch nicht. Es bleibt die Hoffnung auf Steamroller - falls es sich dabei nicht schon die 20h-Modelle handeln sollte.

L1-Daten Cache [Update]

Zitat:

The data cache has two 128-bit ports which can be used for either read or write. This means that it can do two reads or one read and one write in the same clock cycle. The measured throughput is two reads or one read and one write per clock cycle when only one core is active. We wouldn't expect the throughput to be less when both cores are active because the two cores in an execution unit have separate load/store units and data cache. But the measurements say otherwise. The measured throughput is typically 1.5 memory operation per core per clock, and the highest value that has been measured is 1.88 memory operation per core per clock when both cores are active. No explanation has been found for this reduced throughput. The decoders, which are shared between cores, should be able to handle two instructions per core per clock cycle.

Hier wird es nun interessant. Jeder Integer-Kern eines Bulldozer Moduls hat bekanntermaßen seinen eigenen L1-Datencache von 16kB, die unabhängig voneinander sind. Pro Takt können laut AMD-Manual zwei 128-Bit-Lesevorgänge (Load) und eine 128-Bit-Schreiboperation (Store) vorgenommen werden:

Zitat:

The load/store unit completes all memory accesses once address generation has occurred in the execution. The L1 data cache is a 16-Kbyte, way-predicted, write-through cache designed to support up to two 128-byte loads per cycle. In addition, one 128-byte store can be committed to the cache. Load-use latency is four cycles, and loads proceed in a fully out-of-order fashion.

Quelle: http://ieeexplore.ieee.org/xpl/freeabs_all.jsp?arnumber=5751937&tag=1

Dem widerspricht Agner Fog nun. Mit einem aktiven Kern kann er nur maximal 2 Operationen messen, entweder zwei Load oder eine Load-/ und ein Storeoperation. Diese Diskrepantz läßt sich noch einfach auflösen. Da es nur zwei AGUs zur Adressberechnung gibt, kann es wirklich nur zwei unterschiedliche Adressen pro Takt geben. Der Unterschied liegt dann eigentlich nur in der nicht berücksichtigten Bandbreite. Die von AMD angegebenen zwei 128-Bit Loads beziehen sich sicherlich auf zwei 128-Bit-Load-Ports, die zusammen genommen auch einen 256-Bit Ladevorgang bewältigen können. Dafür reicht dann eine Adresse und die zweite Adresse kann für eine Store-Operation verwendet werden. Soweit so gut, merkwürdig wird es dann aber mit zwei gleichzeitig aktiven Kernen eines Moduls. Anstatt theoretisch möglichen zwei Speicheroperationen sind es im Mittel mit zwei aktiven Kernen nur noch 1,5 Speicheroperationen pro Kern, maximal 1,88. Nachdem die beiden Kerne eigentlich unabhängig voneinander sein sollten, erwartet man so einen Fall nicht. Eine Teilerklärung ist vielleicht die Write-Through-Arbeitsweise der L1-Caches. Das bedeutet, dass Store-Speicheroperationen auch unverzüglich in den gemeinsam genutzen L2 geschrieben werden müssen. Allerdings gibt es eben nur einen einzigen L2-Cache und nur einen Write-Combining-Puffer um darauf schreibend zugreifen zu können. Summiert man die max. möglichen Operationen beider Kernen auf und geht deshalb von theoretisch möglichen vier Speicheroperationen pro Modul aus, passen die typisch-gemessenen drei Operationen pro Modul / zwei Threads gut dazu. Es fehlt genau eine Operation - höchstwahrscheinlich eine Store-Operation. Allerdings sollten vier Ladeoperationen ohne Problem möglich sein. Woran es liegen kann, dass es maximal trotzdem nur 1,88 Operationen sind und nicht 2, ist unbekannt und merkwürdig. Der Sinn der beiden Kerne ist schließlich, sich nicht gegenseitig zu behindern bzw. auf die Füße zu treten.

Zuletzt wird dann noch von häufig auftretenden L1-Speicherbank-Konflikten berichtet:

Zitat:

The data cache is organized as 16 banks of 16 bytes each. The data cache cannot do two memory operations in the same clock cycle if they use banks that are spaced by a multiple of 100h bytes, except for two reads from the same cache line. This kind of cache bank conflict occurs very often:

Das hört sich wieder nicht gut an, aber immerhin sollte dieser Fall bereits im oben genannten "typical throughput" berücksichtig bzw. gemessen worden sein.

Fazit:
Der Eindruck, dass die Bulldozer-Architektur mit angezogener Handbremse unterwegs ist, kam ja schon relativ früh auf, aber nach den Testergebnissen von Dr. Agner Fog muss man wohl eher von angezogener Handbremse samt Zusatzballast reden. Es bleibt zu hoffen, dass AMD die Schwachstellen in zukünftigen Designs behebt, oder wenigstens weitet. Laut eines c't-Artikels in Ausgabe 23/2011 soll die Steamroller-Generation (von der wir erst kürzlich berichteten) jeweils einen eigenen x86-Dekoder pro Kern bekommen. Wollen wir hoffen, dass das der Wahrheit entspricht. Zur Diskussion gibt es bereits einen Thread in unserem Forum:
Zambezi - Fehler, Bugs, mangelnde Performance - Woran liegt es?

Links zum Thema:

Quellen:

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Samstag, 10. Dezember 2011

15:41 - Autor: Opteron

Verwirrungen um die Bulldozer-Nachfolge

Seitdem die bekannte Gerüchteküche Fudzilla gestern eine Mitteilung brachte, nach der Piledriver frühestens im dritten Quartal 2012 an die Kunden ausgeliefert werden könnte, kopieren einige Webseiten diese Nachricht eifrig - ohne sich selbst groß Gedanken zu machen. Dabei hat sich nichts geändert, die Piledriver-Architektur kommt im Frühjahr 2012, der Vishera-Chip in Q3/2012. Das Problem ist, dass Piledriver nur die Bezeichnung der (Kern-)Architektur ist, genauso, wie es schon Bulldozer war. In einigen Compilerquellen wird Piledriver deshalb auch BDv2 (Abkürzung für Bulldozer Version 2.0) genannt. Die aktuellen FX-Prozessoren werden zwar oft vereinfacht "Bulldozer" genannt, das ändert aber nichts daran, dass dies falsch ist, denn der Chip hatte den Codenamen "Zambezi". Diese Vereinfachung geht immerhin solange gut, solange es nur einen Prozessor mit Bulldozer(2)-Kernen gibt. Bei Piledriver geht es nun aber erstmals schief.

AMDs Kern-Architektur-Fahrplan, mit Verwendungshinweisen auf "Trinity und Desktop & Server CPU Updates (= Vishera und diverse Opterons)
Im Unterschied zur Bulldozer-Architektur findet Piledriver jetzt nämlich nicht nur im kommenden Zambezi-Nachfolger "Vishera", sondern auch im kommenden Trinity-Fusion-Chip Verwendung, dessen Sample-Produktion bereits angelaufen ist. Die Massenproduktion bei Globalfoundries(GF) in Dresden sollte ebenfalls bereits angelaufen sein, da man dafür ca. ein halbes Jahr einrechnen muss und xbitlabs meldete, dass AMD die eigene Produktion für März 2012 angibt, d.h. zu diesem Zeitpunkt die fertigen Silizium-Wafer von GF erwartet. Nachdem AMD keine FABs mehr hat, beschränkt sich AMDs Produktion nur noch auf "Kleinigkeiten", wie z.B. die Integration von CPU-Die und den verschiedenen Gehäuse-Formaten (AM3+, C32, G34) sowie ggf. das Eintüten in die Boxed-Verkaufsverpackung und den Transport. Bei den bisherigen Chips dauerte dies ca. einen Monat, man kann also frühestens im April Trinity-Chips bei den Händlern erwarten - falls AMD keine Exklusiv-Verträge mit großen OEMs wie Lenovo, HP, etc. geschlossen haben sollte, die die komplette Anfangsproduktion abnehmen könnten.

Was nun an der Fudzilla Meldung überhaupt neu sein soll, bzw. was sich gar verspätet haben könnte, wo doch Xbitlabs schon im Juni schrieb, dass der Vishera-Chip mit Piledriver-Kernen für Q3/2012 geplant ist:

Zitat:

AMD's FX-microprocessors code-named Vishera are projected to hit the market in the third quarter of 2012, ...

... weiß wohl nur Fudzilla selbst. Eine Verspätung von Trinity auf Q3/2012 wäre eine Meldung wert, aber davon ist ja nicht die Rede. Eine Verschiebung von Vishera selbst wäre - vor dem Hintergrund einer möglichen Zambezi-B3-Revision im Frühjahr 2012 - durchaus glaubhaft. Aber dann müsste man mindestens Q4 erwarten, nicht Q3, also den Zeitraum der ursprünglichen Planung.

Wer eine Übersicht über BDv2 haben will, sei unser Sammel-Thread empfohlen:
Bulldozer 2.0 / BDver2: Sepang, Terramar, Komodo, Trinity, Vishera

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Dienstag, 6. Dezember 2011

10:41 - Autor: Dr@

AMD verpasst Bulldozer Schrumpfkur - eine virtuelle [Update]

Wer jetzt erwartet hat, es stünde eine neue Wunderrevision des Bulldozers in den Startlöchern, der wird enttäuscht sein. Zum Launch der ersten "Bulldozer"-basierten Desktop-Prozessoren AMD FX (Codename "Zambezi") hatte AMD der Presse gegenüber eine Die-Größe von 315 mm² und eine Transistoranzahl von ca. 2 Mrd. kommuniziert. Als The Register dann im Rahmen des Launches der neuen Opteron 6200 ("Interlagos") und 4200 ("Valencia") nur noch von 2,4 Mrd. Transistoren für den "Interlagos" sprach, fragten sich einige Nutzer in unserem Forum zurecht, wie diese Zahl zur früheren Angabe passt. Immerhin liegt diese Zahl 40% unterhalb des ursprünglichen Wertes von ca. 4 Mrd.

Deshalb haben wir bei AMD nachgefragt, woraufhin uns bestätigt wurde, dass die Angabe von The Register korrekt ist. Weil sämtliche Prozessoren der ersten "Bulldozer"-Generation auf demselben "Orochi"-Die aufbauen, sind für alle Versionen 315 mm² Die-Größe und 1,2 Mrd. Transistoren zu veranschlagen. Da die Opteron 6200 aus einem MCM (Multi Chip Module) aus jeweils zwei Dies aufgebaut sind, müssen hier pro Prozessor jeweils die doppelten Werte veranschlagt werden. Die virtuelle Verschlankung bei der Anzahl der verbauten Transistoren ist also lediglich auf einen Kommunikationsfehler zurückzuführen. Wie es dazu kam, konnte man uns noch nicht erklären.

Quelle: AMD

Update 06.12.2011:

Nachdem AMD uns bereits vor drei Wochen bestätigt hatte, dass die ursprüngliche Angabe zur Anzahl der Transistoren auf einem "Orochi"-Die falsch ist, meldete sich die PR-Abteilung letzte Woche bei Anandtech. In der E-Mail bat AMD um eine Korrektur der angegebenen Transistorenanzahl in den Artikeln auf 1,2 Mrd., was daraufhin einige andere Medien in ihrer Berichterstattung aufgriffen. Heute hat sich das Unternehmen öffentlich per Facebook für den Fehler entschuldigt:

Zitat von AMD:

"We always strive to be proactive and open. Last week, AMD confirmed the transistor count in the AMD FX CPU line-up at 1.2 billion, a correction from the earlier count of 2 billion. The earlier figure of 2 billion transistors was unfortunately shared in error. This correction is not the result of a new revision to the Bulldozer design. The correct count of 1.2 billion applies to all recently introduced 8-core AMD processors that are based on the new Bulldozer core – AMD FX family of desktop CPUs and AMD Opteron™ family of server and HPC processors. We apologize for the confusion."

Quelle: Facebook

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Mittwoch, 16. November 2011

16:01 - Autor: Dr@

AMD verpasst Bulldozer Schrumpfkur - eine virtuelle

Wer jetzt erwartet hat, es stünde eine neue Wunderrevision des Bulldozers in den Startlöchern, der wird enttäuscht sein. Zum Launch der ersten "Bulldozer"-basierten Desktop-Prozessoren AMD FX (Codename "Zambezi") hatte AMD der Presse gegenüber eine Die-Größe von 315 mm² und eine Transistoranzahl von ca. 2 Mrd. kommuniziert. Als The Register dann im Rahmen des Launches der neuen Opteron 6200 ("Interlagos") und 4200 ("Valencia") nur noch von 2,4 Mrd. Transistoren für den "Interlagos" sprach, fragten sich einige Nutzer in unserem Forum zurecht, wie diese Zahl zur früheren Angabe passt. Immerhin liegt diese Zahl 40% unterhalb des ursprünglichen Wertes von ca. 4 Mrd.

Deshalb haben wir bei AMD nachgefragt, woraufhin uns bestätigt wurde, dass die Angabe von The Register korrekt ist. Weil sämtliche Prozessoren der ersten "Bulldozer"-Generation auf demselben "Orochi"-Die aufbauen, sind für alle Versionen 315 mm² Die-Größe und 1,2 Mrd. Transistoren zu veranschlagen. Da die Opteron 6200 aus einem MCM (Multi Chip Module) aus jeweils zwei Dies aufgebaut sind, müssen hier pro Prozessor jeweils die doppelten Werte veranschlagt werden. Die virtuelle Verschlankung bei der Anzahl der verbauten Transistoren ist also lediglich auf einen Kommunikationsfehler zurückzuführen. Wie es dazu kam, konnte man uns noch nicht erklären.

Quelle: AMD

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Montag, 14. November 2011

21:28 - Autor: Nero24

AMD aktualisiert Errata-List für den Bulldozer

Seit dem Pentium-Bug Mitte der 90er Jahre ist es üblich geworden, dass die Hersteller zu ihren Prozessoren Fehlerlisten veröffentlichen, in dem die Errata detailliert gelistet werden. Das sind technische Dokumente, die sich nicht an den Endkunden, sondern an Entwickler von Compilern, Treibern und BIOS-Updates richten, denn sie beschreiben, unter welchen Umständen die Fehler auftreten und wie man sie umgeht, sodass der Endkunde davon nicht behelligt wird. Dass ein Bauteil wie ein Prozessor mit mehreren 100 Millionen Schaltungen nicht fehlerfrei sein kann, ergibt sich aus der schieren Komplexität.

Pünktlich zur Vorstellung der neuen Opteron 6200 und 4200 Serie hat AMD den Revision-Guide der Family 15h ("Bulldozer") auf Version 3.04 aktualisiert:

Nachdem die erste Veröffentlichung vor gut einem Monat anlässlich des Desktop-Bulldozers "AMD FX" stattgefunden hat, sind nun ein paar Fehler dazu gekommen. Einer betrifft vorwiegend die Server-Versionen des Bulldozers: Erratum # 600 HyperTransport Link Retry Due to Partial CRC Error May Cause System Hang, was aber durch Umprogrammieren der MSR-Register vermieden werden kann. Auch die Errata 693, 694 und 695 sind neu dazu gekommen und betreffen sowohl Desktop, als auch Server, scheinen aber eher kosmetischer Natur zu sein.

Aber nach wie vor gilt das Kuriosum: sämtliche der gelisteten Bugs sind mit "No fix planned" gekennzeichnet. Das gab's in sämtlichen AMD CPU-Familien bis zum K10 noch nie. Einerseits ein gutes Zeichen, scheint doch keiner der Bugs so schwerwiegend zu sein, dass er "in Silizium" gefixt werden müsste, andererseits wird im Forum bereits spekuliert, ob "No fix planned" nicht auch heißen könnte, dass AMD den Bulldozer 1.0 bereits "abgeschrieben" hat und sich voll und ganz auf Bulldozer 2.0 alias Piledriver oder die APU-Version Trinity konzentriert. Allerdings sollte der auch der Family 15h angehören, sodass für beide der selbe Revision-Guide gelten sollte. Jedenfalls war das bei Family 10h mit K10 (Barcelona/Agena) und "K10.5" (Shanghai/Deneb/Thuban/Magny Cours/Istanbul/Regor/Propus) so. Lassen wir uns überraschen; eine Erwähnung ist diese Merkwürdigkeit auf jeden Fall wert.

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Mittwoch, 2. November 2011

23:28 - Autor: Nero24

Riesiges Durcheinander bei den AMD FX Bulldozer Mainboards

Seit drei Wochen ist der AMD FX "Bulldozer" nun auf dem Markt. Nach dem durchwachsenen Abschneiden bei den Reviews zum Launch und der mangelhaften Verfügbarkeit zu Anfang haben sich die Wogen etwas geglättet. Die Verfügbarkeit wird - bis auf das Topmodell FX-8150 - besser, die Preise sinken, der AMD FX jagt von einem Overclocking-Rekord zum nächsten, die Errata-Liste der Generation 15h ist erfreulich kurz und erste Benchmarks mit Windows 8 (mit auf die Modulbauweise optimiertem Scheduler) zeigen Besserung. Künftige Optimierungen der Treiber/Software auf die Architektur an sich und auf die teils exklusiven Befehlssätze (FMA4) geben Anlass zur Hoffnung, dass Bulldozer für AMD und seine Kunden doch nicht im Desaster endet.

Was derzeit aber definitiv ein Chaos ist, ist die Bulldozer-Unterstützung durch die Mainboards. Es gab im Vorfeld monatelange Diskussionen, ob Bulldozer nun auf herkömmlichen AM3-Mainboards lauffähig sein würde. AMD sagte von Anfang an "nein", manche Mainboard-Hersteller dagegen wussten es besser und bewarben einige ihrer AM3-Mainboards als Bulldozer-kompatibel. Nun scheint es so, als würden Kunden, die Anfang des Jahres ein bestimmtes AM3-Mainboard gekauft haben, weil der Hersteller behauptete, es per BIOS-Update Bulldozer-kompatibel machen zu können, abermals Pech gehabt haben.

Das Szenario erinnert an die Einführung des ersten AMD Phenom. Auch damals wurden zahlreiche AM2-Mainboards im Vorfeld als Phenom-kompatibel beworben, was sich - als der Phenom dann endlich auf den Markt kam - als nicht haltbar herausstellte. Zwar liefen die Prozessoren dann mehr schlecht als recht, aber es gab zig Einschränkungen und Unpässlichkeiten. Entweder funktionierte die Lüftersteuerung nicht zufriedenstellend, weil die Kerntemperatur falsch ausgelesen wurde oder die CPU taktete unter Volllast herunter (aus dem selben Grund), die Speichertimings, die man im BIOS einstellte, wurden nicht oder falsch umgesetzt, die Taktfrequenz ließ sich nicht verstellen trotz "Black Edition" CPU und so weiter; und stets bewegte man sich abseits irgendwelcher offiziellen Pfade im Beta-Bereich. So scheint es auch dieses Mal wieder zu sein. Mainboards, die noch vor einigen Wochen vollmundig vom Hersteller als Bulldozer-kompatibel beworben wurden, tragen diesen Zusatz mittlerweile nicht mehr.

Ja selbst die AM3+ Mainboards, die nicht nachträglich auf Bulldozer umgestrickt werden sollten, sondern extra für den Bulldozer gebaut wurden, machen Probleme. Wieder gibt es User-Berichte, dass die Prozessoren unter Volllast heruntergetaktet werden, der Turbo-Modus funktioniert nicht und so weiter. Und es sind Mainboards auf dem Markt, die zwar vom Design her und elektrisch die Vorgaben für den AM3+ Prozessor AMD FX "Bulldozer" erfüllen, aber ab Werk kein BIOS geflasht haben, das den Bulldozer erkennen kann. Ein Kunde kann also - und das sogar sehr wahrscheinlich - das Problem haben, dass er sich einen AMD FX kauft und ein nagelneues AM3+ Mainboard dazu, dann das System aber nicht zum Leben erwacht, weil das BIOS des Mainboards den Bulldozer noch nicht erkennt - Sockel AM3+ hin oder her.

Am besten vorbereitet scheint man bei ASUS und ASRock gewesen zu sein. Hier liest man im Forum verhältnismäßig wenige Probleme. Der Autor dieser News hat bereits ein ASUS M5A97 Pro Mainboard mit AMD-FX-Prozessor verbaut und konnte sich vergewissern, dass sowohl Cool'n'Quiet ordnungsgemäß funktioniert, als auch der Turbo-Modus. Zudem taktet das System unter Volllast nicht herunter. Aber selbst dieses Mainboard unterstützt den Bulldozer zum Zeitpunkt dieser News nur durch Flashen einer Beta-BIOS-Version.

Da stellt sich unweigerlich die Frage, was die Mainboard-Hersteller eigentlich in den letzten Monaten getan haben. Einerseits wurde bereits seit Januar 2011 behauptet, Bulldozer-kompatible Mainboards zu bauen, seit der CeBIT 2011 sind offiziell AM3+ Mainboards auf dem Markt, dann wird der Bulldozer auch noch um Monate verschoben und als er dann im Oktober endlich auf den Markt kommt, müssen selbst für AM3+ Mainboards Beta-BIOS Versionen geflasht werden oder es existieren noch gar keine BIOS-Updates für Bulldozer - auch 3 Wochen nach dessen Launch noch nicht. Man möchte meinen, dass aus dem holprigen Launch des ersten Phenom irgendwelche Lehren gezogen wurden, aber die Geschichte wiederholt sich 1:1 erneut.

Für Anwender, die dennoch am Bulldozer interessiert sind, empfiehlt sich noch ein wenig abzuwarten. Wer nicht gerade zufällig eine AM3-CPU zu Hause herumliegen hat, bekommt sein neues System nach dem Kauf derzeit womöglich gar nicht zum Laufen, wenn er keine Möglichkeit hat, mit einer alten AM3-CPU ein Bulldozer-BIOS zu flashen. Und die Software-Unterstützung (Windows-Scheduler, FMA4, AVX, Architektur per se) ist derzeit noch äußerst rudimentär. Wer also nicht unbedingt kaufen muss, der sollte noch warten, bis sich das Chaos geordnet hat.

In der Zwischenzeit gibt's im Forum von Planet 3DNow! praktisch stündlich Erfahrungsberichte, Anleitungen, How-Tos, Empfehlungen und Warnungen aus der Praxis von Anwendern, die den Schritt bereits gewagt haben. Ein äußerst rühriger Thread im Speziellen ist das Thema Zambezi - Fehler, Bugs, mangelnde Performance - Woran liegt es? im Spekulationsbereich der Prozessor-Sektion im Forum. Zudem haben wir einen Sammelthread eingerichtet, in dem wir zusammen mit den Usern die Informationen über funktionierenden und nicht funktionierenden AMD-FX-Support zentral sammeln wollen. Hier kann sich jeder einbringen, der schon Bulldozer-Erfahrungen gesammelt hat.

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