AMD Phenom II X4 Deneb 45 nm f체r den Desktop

Artikel-Index:

Der Deneb im Detail R체ckblende K10

Das AMD K10 Desaster

Im Jahr 2007 f체hr짯te AMD (wie 체blich mit ein paar Mona짯ten Ver짯sp채짯tung) den neu짯en K10 Pro짯zes짯sor ein, zuerst wie짯der in Form der Quad-Core Opte짯ron Pro짯zes짯so짯ren f체r den Ser짯ver짯markt, im Novem짯ber als Phe짯nom f체r den High-End User. Hier war es sicher짯lich nicht von Vor짯teil, dass der K10 in jenem 65 nm Her짯stel짯lungs짯ver짯fah짯ren pro짯du짯ziert wur짯de, das sich schon beim Dual-Core K8 nicht bew채hrt hat짯te. So kam was kom짯men muss짯te: der K10 erreich짯te bei wei짯tem nicht die Takt짯fre짯quen짯zen, die not짯wen짯dig gewe짯sen w채ren, um gegen짯체ber der wie짯der erstark짯ten Kon짯kur짯renz aus dem Hau짯se Intel (Core 2 Fami짯lie) zu bestehen. Bei 2,3 GHz war anfangs Schluss. Au횩er짯dem geneh짯mig짯te sich der K10 auch noch einen Extraschluck aus der Steck짯do짯se. Nied짯ri짯ge Takt짯fre짯quenz und trotz짯dem ein hoher Strom짯ver짯brauch. So stand das bei der Ent짯wick짯lung sicher nicht im Las짯ten짯heft. Zu allem 횥ber짯fluss schlich sich auch noch ein wenig pres짯ti짯ge짯tr채ch짯ti짯ger Bug in das K10-Design, 체ber den wir auf Pla짯net 3DNow! in den letz짯ten 14 Mona짯ten mehr als genug berich짯tet haben, wes짯halb wir auf einen aus짯f체hr짯li짯chen Exkurs an die짯ser Stel짯le ver짯zich짯ten. Die Fol짯ge war ein mehr짯mo짯na짯ti짯ger Lie짯fer짯stopp bei den Quad-Core Opte짯rons und ein halb짯ga짯rer, leis짯tungs짯min짯dern짯der BIOS-Patch, der den Ruf des AMD Phe짯nom rui짯nier짯te noch ehe er rich짯tig auf dem Markt war.

Dabei sah das Kon짯zept auf dem Papier ganz gut aus. Auch der K10 ist kein brand짯neu짯es CPU-Design. Die Ker짯ne selbst glei짯chen jenen des K8 bei짯na짯he wie ein Ei dem ande짯ren, abge짯se짯hen davon dass statt ledig짯lich zwei짯en nun vier Ker짯ne auf einem Die sit짯zen. Neu dage짯gen war die Abkopp짯lung des Memo짯ry-Con짯trol짯lers her짯aus aus den eigent짯li짯chen CPU-Ker짯nen in eine On-Die North짯bridge bei Intels Core i7 Unco짯re-Bereich genannt die mit einem eige짯nen Takt짯si짯gnal ver짯sorgt wur짯de. So muss bei Onboard-Gra짯fik짯l철짯sun짯gen mit UMA-Spei짯cher nicht jedes Mal die CPU auf짯ge짯weckt wer짯den, wenn die GPU Daten aus dem VRAM ben철짯tigt. Zus채tz짯lich wur짯de in die On-Die North짯bridge ein 2 MB gro짯횩er Level 3 Cache gepflanzt, der neben den direkt inte짯grier짯ten je 512 KB gro짯횩en und mit vol짯lem CPU-Takt lau짯fen짯den dedi짯ca짯ted L2-Caches als zus채tz짯li짯cher shared Last-Level Puf짯fer dient und oben짯drein die Inter-Core-Kom짯mu짯ni짯ka짯ti짯on unter짯st체t짯zen soll. Abge짯run짯det wur짯de der Umbau im 쏹nco짯re Bereich durch einen neu짯en Hyper짯Trans짯port-Link, der nun die Spe짯zi짯fi짯ka짯ti짯on 3.0 unter짯st체tz짯te und eine h철he짯re Band짯brei짯te zur Infra짯struk짯tur bereit짯stel짯len konn짯te. Optio짯nal konn짯te der User einen neu짯en Ungan짯ged Betriebs짯mo짯dus des Memo짯ry-Con짯trol짯lers ver짯wen짯den, bei dem statt eines kom짯bi짯nier짯ten 128-Bit Con짯trol짯lers zwei von짯ein짯an짯der unab짯h채n짯gi짯ge 64-Bit Con짯trol짯ler ihren Dienst ver짯rich짯te짯ten mit dem Zweck eine bes짯se짯re Leis짯tung in Umge짯bun짯gen mit meh짯re짯ren von짯ein짯an짯der unab짯h채n짯gig lau짯fen짯den Pro짯zes짯sen zu erreichen.

Abge짯se짯hen davon beschr채nk짯ten sich die Wei짯ter짯ent짯wick짯lun짯gen an den Ker짯nen selbst auf ein paar Details gegen짯체ber dem K8. Gr철짯횩e짯re TLBs zum Bei짯spiel, eine 128-Bit SSE Ein짯heit, ein paar zus채tz짯li짯che SIMD-Befeh짯le, die AMD zum Schre짯cken aller Pro짯gram짯mie짯rer SSE4a nann짯te, obwohl sie kei짯ne Teil짯men짯ge von Intels SSE4.x Befehls짯satz sind und brei짯ter ange짯bun짯de짯ne Level 2 Caches.